新手向大神请教一个verilog HDL 关于状态机例题的的问题

` 本帖最后由 dlzhao18 于 2017-6-3 13:13 编辑

大神们好， 本人现在初学verilog，现在在学习夏宇闻老师翻译的《verilog HDL 入门》，其中在看到关于状态机的例子的时候有一个关于时序的疑惑问题，例子如下：
module interacting_fsm(clock);
input clock;
parameter M1=0, M2=1, M3=2;
        parameter T1=0, T2=1, T3=2, T4=3;
        reg[0:1]mp_state;
        reg[0:1]tx_state;
        reg load_tx, tx_busy;
        always @ (negedge clock)
          begin : mp
           case(mp_state)         
            M1:
             begin
              load_tx <= 1;
              mp_state <= M2;
             end  
            M2:
             if(tx_busy)
              begin
               mp_state <= M3;
               load_tx <= 0;
              end
            
            M3:
             if (~tx_busy)
              mp_state <= M1;         
           endcase
          end

        always @ (negedge clock)
          begin : tx
           case(tx_state)         
            T1:
             if(load _tx)
              begin
               tx_state <= T2;
               tx_busy <= 1;
              end         
            T2:
             tx_state <= T3;
            T3:
             tx_state <= T4;
            T4:
             begin
              tx_busy <= 0;
              tx_state <= T1;
             end      
           endcase
          end
endmodule

我的疑问是，从代码中看在M1的时候load_tx <= 1，这个时候load_tx应该为高电平了，那为什么在例题的波形图中还是低电平信号（看附件图片），在后一个时钟下降沿的时候才变成高电平信号，和我理解的正好延迟了一个时钟周期，这个问题应该怎么理解才对，请大神指导，小弟先叩谢了！

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