信号链基础：Time-interleaving high-speed ADCs

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我很高兴为您带来下一期ti信号链基础知识，由我曾经工作过的最有才华的RF /高速系统公司之一 - 罗伯特·凯勒（Robert Keller）撰写。请享用。

随着模数转换器（ADC）的采样率和输入频率的增加，诸如无线和有线通信，电子战和雷达等应用已经迅速消耗了所有新的系统需求。这将在未来继续，例如新的通信标准，如802.11ad和5G蜂窝将使用多GHz的带宽，并要求采样率高达10 GSPS。同时，这些标准仍将需要高动态范围，以便充分清晰地观察小信号。解决这些需求的一种技术是时间交织的ADC。

对于高速ADC，性能，采样率和功耗之间存在折衷。时间交错在不同时间使用多个ADC采样来提高有效采样率，同时提供较慢采样率ADC的性能。这是以需要双倍功率为代价的，但往往低于使用单个ADC实现双倍采样率所需的功率。

图1显示了两个交错的ADC的示例，使采样率翻倍。每个ADC使用两相（0和180度）的时钟，以便每个时钟周期提供两个采样。

图1

两个ADC的时间交织。

虽然图1中的示例显示了两个ADC的时间交织，可以交织更多的ADC - 最近的一篇论文描述了交织32个ADC [1]。

然而，随着时间交织ADC的一个挑战是偏移，增益和时序上的失配会导致信号质量下降的伪像。例如，四路时间交织的ADC将在频率IF中为输入信号产生表1中的伪像。

表格1

四路时间交错ADC的不匹配和伪像。

减轻这些影响有三种常见的方法：校准，校正和抖动。

校准使用已知的信号，例如电压斜坡来测量不匹配，并相应地调整ADC。ADC在校准时间内没有对信号进行数字化处理。因此，额外的ADC内核通常用于在正常操作期间允许离线校准。然后将校准的核心交换为要校准的另一个核心。例如，该技术用于ADC12J4000,12位4-GSPS ADC，它具有五个内核，四个用于正常操作。

校正使用信号本身来估计和纠正不匹配。补偿可以在模拟或数字域中完成，或两者兼而有之。例如，为了调整定时失配，ADC时钟可以被延迟（模拟补偿），或者通过调整可以变化的数字滤波器来产生信号延迟的轻微变化。

与校准类似，抖动使用额外的ADC内核，随机交换其他ADC内核。以这种方式，不匹配的影响是白化的，或者扩展到整个光谱上，基本上将神器能量转换为噪声。由于抖动不会消除伪像能量，重要的是错配很小，因此ADC的噪声不会显着增加。

这些技术可以并且经常一起使用。表2列出了每项技术的优缺点。

表2

比较时间交错不匹配的优缺点。

图2显示了在具有和不具有交错校正的3-GSPS下采样的1.804 GHz输入音调的ADC32RF45（一个14位，3-GSPS ADC）的输出频谱。交错伪像提高了至少30dB，优于80dBFS，低于二阶和三阶谐波（标记为HD2和HD3）。

图2

具有和不具有交错校正的输出光谱。

时间交错是以更好的性能和更低的功率提高采样率的越来越流行的方式; 用于减轻伪像的技术可以提供高动态范围。

请继续关注下一个信号链基础文章，其中包括处理数据转换器，放大器，接口或其他模拟设计挑战的建议。