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2、verilog HDL 不是编程是建模

2017-1-11 15:00:33 3344

0 一、verilog FPGA 认识在开始接触FPGA的时候就有人跟我说，verliog语言跟C语言很像，现在想想觉得这种说法不是很恰当，相似的地方：语法有几分相似，话说所有的语言的语法不都是相通的吗。就说C和C++吧，他们的语法相同的地方大于80%但是就一点让他们完全的形同陌路了，C语言面向过程C++面向对象，这就成了他们之间的鸿沟。而veriilog是硬件描述语言，对于FPGA比较专业说法是建模而不是写程序呢？这里拿mcu和FPGA做对比，这个对比比较合适因为C+MCU与verilog+FPGA。muc是死的方案商对他的逻辑单元功能单元已经固话，说一个mcu可以做什么有多少逻辑单元是死的有就是有，没有的就是没有，c语言是他的大脑或者灵魂，把死的寄存器或者功能模块灵活的用起来。这就是为什么相同的mcu可以干不同的事情，但是是有局限的一个定时器模块/串口模块没有就是没有C语言在厉害也做不出来。FPGA他的全称是可编程逻辑阵列，这里的编程更准确的称呼是建模，就好比有一堆标准的工器件，工人师傅可以按照自己的想法做出自己的想要的任何东西。这里FPGA是活的verliog也是活的，工程师完全可以按照自己的意愿构建出一个两个n个串口（只要资源够用就可以）。因为在接触FPGA的时候网上说的和身边做单片机的工程师给出的说法不太一样，笔者看到了veriliog HDL那些事儿_建模片作者对这个的解释，觉得说简直太好了。二、建模笔者买了开发板也带了例程，那些代码编译下载都不是自己写的。笔者相信万丈高楼平地起，这个平地是哪儿呢。在看了veriliog HDL那些事儿_建模片中的内容找到了答案：低级建模。注意功能模块和控制模块都包含“模块名”和“.v 文件名”，相反组合模块只含“.v 文件名”。解释一下这句话：举一个例子就是前面那个并行流水灯的例子，每个led module 既有文件名又有实例代码，综合模块没有自己的实例只是把各个模块进行了例化，通俗的讲就是模块之间的链接。对于低级建模还有一个准则一个功能模块（控制模块）仅有一个功能。 0
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