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本帖最后由 晴天看云笑 于 2016-12-6 22:55 编辑
小弟入门学习FPGA，想实现一个简易频率计，FPGA芯片EP4CE6E22C8晶振50MHz，仿真没问题，但测试发现输入信号在10MHz以下计数正常，高于之后计数会不准确，难道这种方法有问题？想来想去也不知道是什么问题，以下为代码，望各位大神能解答。 module fcount(signal_in,clk,fout); input signal_in; //待测信号 input clk; //50MHz晶振 output fout; //信号频率 reg[31:0] count=0; reg[31:0] fout_temp=0; reg[31:0] fout=0; //获得时间闸门 always @(posedge clk) begin if(count >= 100_000_000) count = 0; else count <= count+1; end //在1s内对输入信号上升沿计数，计数值fout即是频率 always @(posedge signal_in) begin if(count > 50000000) fout_temp = 0; else if(count == 50000000) fout <= fout_temp; else fout_temp <= fout_temp+1; end endmodule 
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13个回答
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骚年，你用50M去测量10M，但是如果测量更高的话肯定不准确，如果要测量的话最好使用PLL，把时钟进行倍频，升到100M或者200M，cyclone4系列的芯片可以跑200M时钟的
最佳答案
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这种情况可能是时序上不满足，计数器有点大了，会影响最大频率fmax。
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搞了当然不行了啊，10M还低啊
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2016-12-7 09:04:12
评论
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FPGA能处理高速信号，信号频率应该不止10MHz吧？可看到有人做的频率计能测到100MHz。 |
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你用的50M，400M是一个概念吗？
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2016-12-8 09:10:47
评论
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采用-8的这么简单的时序没有问题，但是你最好是采用内部时钟才输入信号，避免输入信号当做时钟
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或者在线仿真试试，看看你输入的信号每一个沿你的计数器加没有 |
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module fcount(signal_in,clk,fout);
input signal_in; //待测信号 input clk; //50MHz晶振 output fout; //信号频率 reg[31:0] count=0; reg[31:0] fout_temp=0; reg[31:0] fout=0; reg pre_signal_in; assign pos_signal_in; //获得时间闸门 always @(posedge clk) begin if(count >= 100_000_000) count = 0; else count <= count+1; end always @(posedge clk) begin pre_signal_in<=signal_in; end assign pos_signal_in=(pre_signal_in==1'b0 && signal_in==1'b1)?1'b1:1'b0; always @(*) begin fout<=count; end endmodule |
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这样再试试行不行，就是不用用posedge触发来采集
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系统频率最好是被测频率的10倍以上才会比较准确，越接近越不准。
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