FPGA资源使用学习（二）

测试代码：
reg [11:0] cnt;
always @(posedge clk) begin
    cnt <= cnt+'d1;
end
reg wea;
reg wea_d1;
reg wea_d2;
always @(posedge clk) begin
    if (cnt == 'd3)
        wea <= 1'b1;
    else if (cnt == 'd8)
        wea <= 1'b0;

    wea_d1 <= wea;
    wea_d2 <= wea_d1;
end
reg [3:0] addra;
reg [3:0] addrb;
always @(posedge clk) begin
    if (wea)
        addra <= addra + 'd1;
    else
        addra <= 'd0;

    if (wea_d2)
        addrb <= addrb + 'd1;
    else
        addrb <= 'd0;
end
reg [15:0] dina;
always @(posedge clk) begin
    if(wea)
       dina <= dina + 'd1;
    else
       dina <= 'd0;
end
wire [15:0] doutb;
blk_mem blk_mem
  (
    .clka(clk),
    .ena(1'b1),
    .wea(wea),
    .addra(addra),
    .dina(dina),
    .clkb(clk),
    .enb(1'b1),
    .addrb(addrb),
    .doutb(doutb)
  );

always @(posedge clk) begin
    case(doutb)
    'd0,'d5,'d18:
        led <= ~led;
    'd20:
        led <= 1'b1;
    default:led <= 1'b0;
    endcase
end
1、16bit的dina信号由4个sliceM完成，占用每个slice的4个触发器
它们之间有白色信号相连

2、输出LED电路

前3个LUT的输入为doutb[15:0]和led，输出给后一个LUT。
虽然用了case语句，但是还是只用到了LUT和触发器以及它们之间的一些连线资源，像XOR和MUX等好像没用到。
3、wea电路

5个LUT实现
cnt[5,11,10,7,8,4]-->wea_i_5_n_0-->
cnt[5,0,2,3,4,1]    -->wea_i_4_n_0--> |
cnt[8,6,9,10,11,7]-->wea_i_3_n_0--> |-->wea_i_1_n_0-->触发器-->wea（图中白线部分为wea_i_5_n_0）
cnt[2,4,1,0,5,3]    -->wea_i_2_n_0--> |
                                wea_reg_n_0-->/
4、12bit cnt累加电路
总共用到了3个sliceL中的1个LUT（最低位）和12个触发器
之间靠加法进位链路连接，下图是最低4位[3:0]的产生slice，白色线为进位信号。蓝色框图中的部分实现加法运算。

5 RAM大小（位宽*深度）和对应个数
16*16，0.5
17*16，0.5
20*16，0.5
200*16，3（输出数据位宽：72+72+56）
144*16，2（输出数据位宽：72+72）
73*16，1.5（输出数据位宽：36+37）
72*16，1（输出数据位宽：72）
72*1024，2（输出数据位宽：36+36）
72*513，2（输出数据位宽：36+36）
72*512，1（输出数据位宽：72）
所以最大为72*512--36*1024--18*2048--9*4096--36K
9*4096，1（输出数据位宽：9）
这样的RAM共有135个。

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