FPGA构建IIC时序

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采用状态机编写，驱动PCF8591进行单通道AD转换
采用时钟为50M
state是状态寄存器
stemp是控制八次循环计数寄存器
data是读取数据暂存寄存器
out-data是输出寄存器
scl_high是scl高电平时间的中间点，即数据最佳变换点
scl_low是scl低电平时间的中间点，即数据最佳变换点

感谢楼主的无私奉献

这是要说明什么

{:soso_e100:}楼主好人，谢谢分享。不明白楼上什么意思。

bucuo

很好。很不错。

嗯，好东西

学习了

好东西，标记下

xuexi le

{:1:}

markmarkmarkmarkmarkmark

谢谢楼主

{:4_95:}

还不知道怎么样  下下来看看

感谢楼主的无私奉献

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感谢楼主的无私奉献

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