【设计进展】基于FPGA的数据处理和控制DIY进程贴

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实现本设计信号数据处理和控制所用的硬件结构如附件图1（所用FPGA为V5-LX50T）：

数据流：AD6644对30M中频信号进行采样，将14位量化信号输入FPGA。FPGA对采样信号做DDC处理后，将其存储在RAM中。全部频点的数据存储完毕后，FPGA将数据通过PHY芯片发送到PC机上。

控制流：FPGA根据总控软件的指令，将11位频点控制信号和4位增益控制信号通过DB37接头发送到TR组件上。通过DB9接头将电机运动状态控制信号发送到电机驱动器上。

DDR、光纤模块和串口在本次设计中不用。

为了对FPGA执行的操作进行控制，PC通过MFC界面利用电路板的网口向FPGA发指令，FPGA由此执行扫频、增益控制、电机控制等操作。MFC界面如附件图2所示。
    FPGA的程序在接下来的时间会与大家交流学习。

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信号数据处理这个比较有挑战

FPGA根据总控软件的指令，将11位频点控制信号和4位增益控制信号通过DB37接头发送到TR组件上
不错 有图有真相

wangka 发表于 2012-5-29 10:07
信号数据处理这个比较有挑战

呵呵，可以借这个机会，互相交流一下

dofan 发表于 2012-5-29 10:56
FPGA根据总控软件的指令，将11位频点控制信号和4位增益控制信号通过DB37接头发送到TR组件上
不错 有图有真 ...

呵呵，这个设计比较面向实际

thankyou

这么多的模块，都怎么实现的呢？成本会不会太高了啊？

（一）DDC数字下变频
1、DDC设计的原理和结构
     DDC在软件无线电中有着重要的作用，一般情况下其处理的流程如附件图1所示。数字下变频器（DDC）由数控振荡器（NCO）、混频器、低通滤波器（LPF）和抽取器组成。数控振荡器（NCO）产生两路正交信号 和 ，与AD采样得到的数据混频，将混频后的信号进行抽取，再通过低通滤波器（LPF）滤波，得到所需的信号。
２、本设计采取的DDC结构和方法
　　对于本设计中，中频信号为窄带３０ＭＨｚ，ＡＤ６６４４的采样时钟为４０ＭＨｚ。通过系数产生模块来代替ＮＣＯ的功能，产生与采样信号相乘的系数。由于需要10M的正弦和余弦信号，而采样时钟即采样率是40M，所以，系数可简化为余弦系数：1,0,-1,0,1,0,-1,0….正弦系数：0,1,0,-1,0,1,0,-1….根据此规律，系数产生模块只要按照40M数据率正确产生系数即可，本设计中，系数产生模块，通过简单的状态机实现，用两位有符号数表示0,1,-1。
　　由于本设计中数据处理速度比较低，且只需处理一路信号，因此ＦＰＧＡ乘法器资源满足需要，不需要通过ＣＩＣ和ＨＢ进行抽取，只需通过低通ＦＩＲ滤波器即可。这样本设计中DDC的框图为附件图2所示。
3、FPGA设计的要点
    在FPGA的程序设计过程中，Coefficients generation模块用来产生正弦系数和余弦系数。由于正弦系数和余弦系数的周期性，我们可以通过如附件图3所示四个状态机产生所需的系数：
    系数与AD采样数据相乘时采用FPGA自带的乘法器完成，Multiplier的端口设定为A[13:0]（对应AD采样数据宽度）,B[1:0]（对应系数宽度）,P[15:0]（输出）,Data Type 设定为Signed。如附件图4所示。
    FIR滤波器的设计通过FPGA的FIR Compiler核实现。滤波器的系数有matlab的fdatool工具根据设计指标生成，其指标为：通带100KHz，阻带2MHz，阻带衰减60dB（如果滤波器的指标不够好，会降低基带的信噪比；但如果设计过于苛刻，滤波器阶数过大则乘法器资源不够用）。FIR的冲击相应如附件图5所示
    将fdatool设计好的滤波器系数生成.coe文件导入FIR Compiler即可。导入后FIR Compiler生成后即可使用。导入后FIR Compiler的界面如附件图6所示

                    图6 FIR Compiler设置界面
各部分设计完毕后，按照图2所示的流程就行模块级联即可完成DDC处理部分。

大卫ai人马 发表于 2012-6-5 14:07
这么多的模块，都怎么实现的呢？成本会不会太高了啊？

实现会分块讲的，呵呵。

（二）I、Q数据平均去噪声

       对采样数据进行DDC数字下变频后，得到I、Q支路基带信号。通过采样组件30M中频信号，在Chipscope上可以看到相应的采样以及基带信号如图1所示：（蓝色代表AD6644采样数据，浅蓝色代表对应的I支路信号，红色代表Q支路信号）

                           

       我们知道，在AD采样的数据中不可避免地存在高斯噪声，因此，需要对I、Q支路进行1024次平均，以降低噪声的影响。

具体在实现的过程中，通过调用Adder Subtracter来分别对I、Q支路基带信号进行1024次累加，累加次通过控制Adder Subtracter的CE端口和SCLR端口实现，即将CE控制的宽度设定为1024时钟宽度，保持一段时间后随即对SCLR置1以清除本次数据方便下次累加。在保持的时间内对输出取高15位输出，同时拉高data_valid已表明有有效数据输出，即完成平均功能。（程序中利用data_clear控制SCLR，data_en控制CE，data_valid标明数据有效。

     累加控制截图如图2所示

     放大如图3所示

(三）

数据经过DDC处理和平均去噪后，得到信噪比较高的I、Q、支路。I、Q支路的数据宽度都是16位，由于频点为1024个，每隔频点存储32组数据。开辟了32b*32768的RAM空间，低16位存I支路数据，高16位存相应频点的Q支路数据。RAM的地址由频点控制信号freq[10:0]控制，针对每个频点，开辟32b*32个存储空间。这样RAM地址的高11位接freq【10：0】，低4位根据不同的工作状态来控制。

雷达工作状态由FS_jiaozheng决定，为1时补相状态，为0时一维距离像。不同的工作状态下，雷达对I、Q数据存储的机制不同。当雷达在补相状态时，每个频点只需要存储一个数据，存储在每个频点开辟的空间的第31个空间（从0开始排序）。而当雷达工作在一维相状态时，数据存贮31组，在每个频点开辟空间的0-30个区域。数据开始存储之前要判定雷达频点是否改变完毕，这时若data_valid为1，就进行数据存储。否则，当前状态不变，一直等待data_valid出现上升沿然后进入数据存储状态。数据存储完毕后，要与频点控制模块进行握手，以保证程序的稳定性。RAM存储的状态机为如图1所示。
   对程序进行Chipscope观察验证，存储时序正确，且完毕后，saopin_shack能正常发出（如图2所示）

（四）基带数据的以太网发送

对各个频点回波数据做数字下变频得到I、Q支路存储到RAM中后，需要通过以太网口将数据发送到PC机上。此功能通过FPGA的MicroBlaze完成

首先添加如图1所示的资源到PLB总线上，时钟为80MHz。MicroBlaze通过EMC从外部RAM中读取数据，然后通过BCM5221将数据从以太网中饭发出去。

    要通过以太网发送数据，首先要熟悉它的帧格式如图2所示。在以太网帧中需要用户拼接的有6Bytes的目的地址、6Bytes的源地址，2Bytes的长度和0-1500Bytes的数据。其余的由协议本身根据需要自动生成，用户不需要关注。

拼接以太网帧的C语言如下：

static int EmacLiteSendFrame(XEmacLite *InstancePtr, u8 *SendFramePtr,u32 PayloadSize)

{

          u8 *FramePtr;

          Xuint16 Index;

          Xuint16 j;

          Xuint8 *FramePtr_in;

          FramePtr = (u8 *)TxFrame;

         

          FramePtr_in=SendFramePtr;

          /*

           * Fill in the valid Destination MAC address if

           * the Loopback is not enabled.

           */

          *FramePtr++ = RemoteAddress[0];

          *FramePtr++ = RemoteAddress[1];

          *FramePtr++ = RemoteAddress[2];

          *FramePtr++ = RemoteAddress[3];

          *FramePtr++ = RemoteAddress[4];

          *FramePtr++ = RemoteAddress[5];

          /*

           * Fill in the source MAC address.

           */

          *FramePtr++ = LocalAddress[0];

          *FramePtr++ = LocalAddress[1];

          *FramePtr++ = LocalAddress[2];

          *FramePtr++ = LocalAddress[3];

          *FramePtr++ = LocalAddress[4];

          *FramePtr++ = LocalAddress[5];

          /*

           * Set up the type/length field - be sure its in network order.

           */

          *((u16 *)FramePtr) = PayloadSize;

          FramePtr++;

          FramePtr++;

          /*

           * Now fill in the data field with known values so we can verify them

           * on receive.

           */

          *FramePtr++ = 0x55;

          *FramePtr++ = 0xbb;

          j=PayloadSize-2;

         

          for (Index = 0; Index < j; Index++) {

                   *FramePtr++ = *FramePtr_in++;

          }

          /*

           * Now send the frame.

           */

          return XEmacLite_Send(InstancePtr, (u8 *)TxFrame,

                                      PayloadSize + XEL_HEADER_SIZE);

发送之前首先要寻找物理芯片（本设计为BCM5221）地址：

u32 EmacLitePhyDetect(XEmacLite *InstancePtr) //detect the valid PHY device

{

          u16 PhyData;

          u32 PhyAddr;

          for (PhyAddr = 31; PhyAddr >= 0; PhyAddr--) {

                   XEmacLite_PhyRead(InstancePtr, PhyAddr, PHY_REG1_OFFSET,

                                       &PhyData);

                   if (PhyData != 0xFFFF) {

                            if ((PhyData & PHY_REG1_DETECT_MASK) ==

                            PHY_REG1_DETECT_MASK) {

                                      return PhyAddr;       /* Found a valid PHY device */

                            }

                   }

          }

找到物理地址后，配置物理芯片的寄存器来完成对以太网工作模式的配置。本设计以太网设计配置为双工模式，10M网速。

EmacLite_Config = XEmacLite_LookupConfig(EMAC_DEVICE_ID);

          Status = XEmacLite_CfgInitialize(&EmacLite,EmacLite_Config,EmacLite_Config->BaseAddress);

          PhyAddress = EmacLitePhyDetect(&EmacLite);

          XEmacLite_PhyWrite(&EmacLite, PhyAddress, 0,0x0100);    //配置PHY register0

          XEmacLite_PhyWrite(&EmacLite, PhyAddress, 1,0x1008);    //配置PHY register1,10BASE-TX full-duplex

完成以上操作后，通过验证，FPGA能完成数据的以太网发送。

谢谢解答，学习楼主作品，等着你发照片

(五）以太网数据接收指令控制
   在本设计中，需要用MFC界面通过以太网口向FPGA发指令，以执行相应的操作。这样，需要在MicroBlaze中实现以太网数据接收功能。以太网数据接收实现如下：

void EmacLiteRecvFrame(void)

{

         Xuint8 *RecvFramePtr;

         Xuint16 index;

         

         RecvFrameLength=0;

         RecvFrameLength = XEmacLite_Recv(&EmacLite,(u8*)RxFrame);

                   if((volatile u32)RecvFrameLength !=0)

                   {

//                         XGpio_DiscreteWrite(&GpioOutput, 1 , 0x2);

//                         XGpio_DiscreteWrite(&GpioOutput, 1 , RecvFrameLength);

//                         XGpio_DiscreteWrite(&GpioOutput, 1 , 0x3);

                            RecvFramePtr=(u8*)RxFrame;

                            RecvFramePtr+=14;//剥离目的地址、源地址、type

                            for(index=0;index<6;index++)

                            {

                                     FifoWrite(*RecvFramePtr);

//                                  XGpio_DiscreteWrite(&GpioOutput, 1 , *RecvFramePtr);

                                     RecvFramePtr++;

                            }

//                  XGpio_DiscreteWrite(&GpioOutput, 1 , 0x4);  

                   }                 

}

判定55aa拼接正确后，需要根据相应的数据指令执行相应的操作：

         while(1)

         {                 

         

         EmacLiteRecvFrame();

         

     if(FifoVol()>5)

           {

                if(0x55==FifoRead())

                                     if(0xaa==FifoRead())

                                     {

                                    

                                        tx_data=FifoRead();

                                               

                                               switch(tx_data)

                                               {

                                               case 0x11:control_freq(); break ;

                                               case 0x22:control_vertical_motor();break ;

                                               case 0x33:control_horizontal_motor();  break ;

                                               case 0x55:ram_read_scan();break;

                                               case 0x44:ram_read_single();break;

                                               

                                               default   : break ;

                                               }                                                   

                                     }

           }

这样，就实现了以太网的指令控制。

谢谢牛人们

学习

学习下

不错

哇，资料好多，看不懂，请楼主帮忙分析。