全数字锁相环的verilog源代码

DPLL由  鉴相器  模K加减计数器  脉冲加减电路  同步建立侦察电路 模N分频器 构成.
整个系统的中心频率(即signal_in和signal_out的码速率的2倍)
为clk/8/N.  模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.

谢谢楼主分享  请问能上传点原理图更好。。。。

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谢谢啦，很有用的呢

谢谢分享！

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正需要

正需要学习阿谢谢

好好好爱护哦啊好好

只看看，很好的东西，可惜俺不会

谢谢分享

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学习一下

学习一下 ，感谢楼主

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参考

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{:12:}学习了