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图1
图2
图1是我改前的电路,作用是用5V电源给板上一个法拉电容充电,VCLK是给时钟芯片的供电,当板断电时,此法拉电容将会维持对VCLK的供电,实际使用中发现,断电后两个PNP三极管的漏电流都很大,我将法拉电容充电至4.7V后,断电去掉时钟芯片后测量R6与R7的压降,R6有150mV,R7有20mV左右,即这两个管子都有150uA左右的漏电流,但规格书上Icbo都只有100nA明显不符。 我按图2的电路更改,其他部分都没动,将R5由射极移到集电极,结果就没有漏电流了,上电的时候也能正常工作,请问各位大神这是什么原理?为什么移动下R5的位置就没有漏电流了?另外我发现漏电流大小与法拉电容电压成正比,请问这又是什么原因? |
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2个回答
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是不是这个原因?
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