关于FPGA设置IO电平标准为LVDS的一些问题

FPGA:altera cyclony IV EP4CE6E22C8N
  1.将引脚设置为LVDS差分信号,设置差分对的引脚,设置BANK VCCIO为2.5V,下载后,分别测出两个差分引脚的电压波形,奇怪的是两个引脚的电平不满足LVDS的电平范围(1.0v-1.4v),而且两个信号的VPP幅值还不一样,一个是2.95一个是2.0以下(电平设置成LVDS后面还有几个字母的时候是2.54).反相倒是没错.
  请问有人知道这是什么原因吗?是没有端接匹配电阻的原因吗?还是这就是对的.

  已解决：在两个信号之间接100欧电阻即可。看过一个帖子说左右BANK内部自带匹配电阻，还以为是真的（有可能是不同系列不一样），还是要自己多试一下。
        但是正端的共模电压接近理想的1.2V，但是VPP值有1.0V，负端共模电压只有1.0V，VPP接近理想的350MV。





  2.
                                      

   上图是一个LVDS到LVPECL的标准耦合电路,左边是右边两路信号中的一路信号的等效电路,满足LVDS不接时VA=1.2v,VB=2.0V,当我接入FPGA上输出的LVDS差分引脚时(应该不是正确的LVDS信号),该电路还能正常工作吗?

图片看不见，这是提问吗？

ElecFans王岑 发表于 2018-4-4 10:12
图片看不见，这是提问吗？

图片重新上传了，是提问，我也会把我的一些经验记下来，给遇到类似问题的人一点参考。

学习学习。。。。。。。。

代码，怎么写，，，，，，，，，，，，，，，，，，