Verilog入门为什么下列代码输出的波形是图中这样的

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问答对人有帮助，内容完整，我也想知道答案 0 请问一下，为什么下列代码输出的波形是这样的？ [C] 纯文本查看复制代码 module encoder(in_value,out_value); input in_value; output out_value; reg [2:0]out_value; always@(in_value) begin out_value=3'bxxx; if(in_value==8'b00000001)out_value=3'b000; if(in_value==8'b00000010)out_value=3'b001; if(in_value==8'b00000100)out_value=3'b010; if(in_value==8'b00001000)out_value=3'b011; if(in_value==8'b00010000)out_value=3'b100; if(in_value==8'b00100000)out_value=3'b101; if(in_value==8'b01000000)out_value=3'b110; if(in_value==8'b10000000)out_value=3'b111; endendmodulemodule test; reg [7:0]i; wire [2:0]b; initial begin i=8'b10000000; #10 i=8'b01000000; #10 i=8'b00100000; #10 i=8'b00010000; #10 i=8'b00001000; #10 i=8'b00000100; #10 i=8'b00000010; #10 i=8'b00000001; end encoder e1(i,b);endmodule为什么前面的i对应的b都没有结果呢？多谢 0
2019-2-28 23:52:34　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × jerry1978 该类别下有 6 个回答。邀请回答唯安an 该类别下有 5 个回答。邀请回答 vtwterwer 该类别下有 4 个回答。邀请回答 ChristineGu 该类别下有 4 个回答。邀请回答 bei232 该类别下有 4 个回答。邀请回答 diaoshayu 该类别下有 4 个回答。邀请回答 nyvvhxcs 该类别下有 4 个回答。邀请回答周小舟1 该类别下有 4 个回答。邀请回答 liese 该类别下有 4 个回答。邀请回答 vnwueurw 该类别下有 4 个回答。邀请回答 h1654155957.9852 该类别下有 4 个回答。邀请回答 LY90186 该类别下有 4 个回答。邀请回答 hjh22678 该类别下有 4 个回答。邀请回答 caoguiqun 该类别下有 3 个回答。邀请回答 mvueurtwd 该类别下有 3 个回答。邀请回答泰坦之心该类别下有 3 个回答。邀请回答 cmh19 该类别下有 3 个回答。邀请回答 60user128 该类别下有 3 个回答。邀请回答 ao63203 该类别下有 3 个回答。邀请回答 vmuwuerds 该类别下有 3 个回答。邀请回答举报 h1654155275.5809 相关推荐 • Verilog 代码，问题出在哪，小白求助 3756 • 怎么将FPGA的IO设置为JTAG模式的verilog代码？ 2267 • LM358的输出波形怎么是这样的 10010 • 请教各位老师：图中这个电路输出波形是什么呢？ 694 • 请问下列图中三个电阻起到什么作用？ 1820 • 是否可以使用逻辑单元的verilog代码？ 1137 • 音频功放输出这样的波形对音质有影响吗？ 7988 • verilog仿真 2942 • E203移植到自己开发板之后，ila抓取信号，IFU模块输出的ir和pc不对应的原因？ 178 • FPGA工程的功能仿真概述 2526 2个回答

答案对人有帮助，有参考价值 0 已解决，需要在output out_value后加一行wire [7:0]in_value;

2019-3-1 10:20:37 评论举报王晾其