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如题，LZ采用外部50M时钟作为输入，通过PLL锁相环分频得到100K的时钟。
将100K的时钟作为二进制计数器的clk. 但在SignalTap中发现，采到的数据在上升沿变化后，等时钟维持稳定时，数据出现了变化。 怕自己没说清楚，附上时序图和程序 
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1 条评论
1 个讨论
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最后一张截图看不出详细信息，不知道时间标度在哪里，也不确定波形对应的信号。
仿真没有问题，建议先查一查硬件时钟看看稳定性。 另外就是冬季静电会多，如果没有静电防护，在抓取信号测试的时候尽量避免用手直接/间接接触板卡，防止对系统产生干扰。
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