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[问答] verilog语句解释
504 FPGA Verilog
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else IF(cnt==16'd162) begin
  clkout <=1'd1;
  cnt<=cnt+16'd1;//每句话解释下什么意思

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2019-9-10 09:59:59   评论 分享淘帖 邀请回答

相关问题

2个回答
如果cnt=162
给clkout赋值1
给cnt+1
最佳答案
2019-9-10 10:00:00 评论

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否则如果cnt等于16位的10进制数162,那么
   clkout赋值为1;
   cnt赋值+1;
2019-9-11 10:30:44 评论

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