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liulum
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    用FPGA的IO口输出时钟问题
    liulum
    用FPGA控制AD采集，AD的时钟信号由FPGA的IO口产生。在接入AD时钟端前，FPGA输出时钟信号（分频产生）的IO口电压值正常跳变，但是一接入AD的时钟端，电压就一直被拉低了，之后我在AD的时钟端用5K的上拉电阻接到VCC， ...
    来源：FPGA|CPLD|ASIC论坛
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