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cjsh_Rocker_IC

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他的动态

发布了文章 2022-9-26 15:06

讲解SystemVerilog中对于process的多种控制方式

所以，我们要记住，如果需要访问block中的变量或者parameter，则需要给block进行命名，并且，block中的变量、parameter都是相互独立的。...

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发布了文章 2022-9-14 14:52

爱芯元智空中宣讲致力于打造世界领先的AI芯片

最近气温持续升高，我们依旧热情不减，相约来聊聊爱芯元智的那些事儿，一起谈谈“芯”吧。爱芯元智半导体（上海）有限公司成立于 2019 年 5 月，致力于打造世界领先的 AI 芯片。作为人工智能视觉感知芯片研发及基础算力平台公司，爱芯元智组建...

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发布了文章 2022-9-9 13:01

CCIX传输层详解

开篇中提过，CCIX可以看作两个主要规范，分别是CCIX协议规范和CCIX传输规范。...

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发布了文章 2022-6-2 14:39

芯片验证过程中遇到的仿真器挂死的情形

当仿真时间不能往前推进，但是delta cycle无限增加的情形下。可以在仿真开始时，使用如下tcl命令，可以使得delta cycle增加到一定数量后，让仿真自动停下来（注意这时候仿真并未中断，这时候可以继续操作仿真器）。它跟gatelo...

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发布了文章 2022-5-30 14:05

如何从命令行获取和解析参数

这是一篇技术干货快文，能够快速阅读完。文章内容是关于如何从命令行获取和解析参数，包括SystemVerilog本身支持的系统函数和UVM提供的函数封装，并给出示例代码和仿真结果。...

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发布了文章 2022-5-23 16:04

vcs学习笔记(常用选项/仿真流程/代码覆盖率/综合后仿真/图一乐技巧)

VCS是编译型verilog仿真器，VCS先将verilog/systemverilog文件转化为C文件，在linux下编译生成的可执行文./simv即可得到仿真结果。...

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发布了文章 2022-5-19 14:17

盘点UVM针对不同机制提供给用户的调试功能

+UVM_OBJECTION_TRACE：打开Objection相关活动的追踪功能，可以清晰地呈现出objection在运行中的状态。...

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发布了文章 2022-5-17 13:52

详解RTL设计中多时钟域的处理方法

数字IC系统逻辑设计这部分主要介绍两个方面，一个是RTL的设计基础;另一方面是verilog基本语法。这一篇文章主要介绍一下RTL的设计基础。...

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发布了文章 2022-5-7 14:20

使用VCS两种仿真flow的基本步骤

VCS是一个高性能、高容量的编译代码仿真器，它将高级抽象的验证技术集成到一个开放的本地平台中。它能够分析、编译和编译Verilog、VHDL、SystemVerilog和OpenVera所描述的design，并且还提供了一组仿真和调试功能来...

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发布了文章 2022-5-6 15:26

CPU出现损坏的情况，多数都是外界原因

CP测试的目的就是在封装前就把坏的芯片筛选出来，以节省封装的成本。同时可以更直接的知道Wafer 的良率。CP测试可检查fab厂制造的工艺水平。现在对于一般的wafer成熟工艺，很多公司多把CP给省了，以减少CP测试成本。具体做不做CP测试...

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发布了文章 2022-4-17 10:04

关于PCIe 6.0，你需要知道的！

在处理器面世的头些年，整个计算领域的各个方面都在高速发展。但进入到上世纪80年代后，随着处理器的速度越来越快。以至于当时流行的总线带宽已经满足不了CPU的需求，并逐渐成为制约计算机处理能力进一步提高的瓶颈。...

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