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sally100

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eMMC总线协议
2023-12-10 15:18

Flash Memory 是一种非易失性的存储器，通常在嵌入式系统中用于存放系统、应用和数据等，类似于 PC 系统中的硬盘。目前，绝大部分手机和平板等移动设备中所使用的 eMMC 内部的 Flash Memory 都属于...

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X态是什么？X态有什么危害？如何避免X态的产生？X态怎么处理？
2023-11-15 14:47

Verilog 和 SV 定义了四种逻辑状态：0，1，Z 及 X...

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Python进行文件比对简析
2023-3-21 17:24

Python在IC中的应用，主要处理的对象以文本为主，但在某些情况下，文本文件非常庞大，比如上G的文件。...

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为什么数字芯片设计适合暴力堆机器？
2023-2-7 11:44

假如我们想要录制一段声音，模拟信号的做法是把所有的声音信息用一段连续变化的电磁波或电压信号原原本本地记录下来。而按照一定的规则将其转换为一串二进制数0和1，然后用两种状态的信号来表示它们，这叫数字信号。...

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JTAG Operation示例
2023-2-7 10:35

首先我们需要在 JTAG 设计中增加一个 3 比特位宽的用户数据寄存器（User DR），并将其输出连接到我们想要修改的控制信号上。接下来，我们为该 User DR 指定一个 opcode，比如 4'b1010...

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轻量级的5G RedCap
2023-1-13 16:01

以速率为例，VR/AR、高清转播需要高速连接，但是，远程抄表（水表、电表），还有共享单车同步数据，只需要低速就可以了。相比速率，很多应用场景更关心功耗和成本。...

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启动innovus测试一下
2022-12-12 15:12

安装cadence 软件的时候会自动在默认的安装路径上创建目录进行安装，选择Preferences→InstallScape...

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SoC的功能验证
2022-11-29 16:15

检测到测试者没有想到的一些系统缺陷带约束的随机测试激励是指在产生随机测试向量时施加一定的约束，使所产生的随机测试向量满足一定的设计规则。...

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可测性设计DFT
2022-11-29 16:13

这是一种基于故障模型的测试矢量，它的最大好处是可以利用电子设计自动化（EDA）工具自动对电路产生测试向量，并且能够有效地评估测试效果。...

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逻辑综合与物理综合
2022-11-28 16:02

利用工具将RTL代码转化为门级网表的过程称为逻辑综合。综合一个设计的过程，从读取RTL代码开始，通过时序约束关系，映射产生一个门级网表。...

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同步与异步电路信号交互的问题
2022-11-28 16:00

同步电路，即电路中的所有受时钟控制的单元，如触发器（Flip Flop）或寄存器（Register），全部由一个统一的全局时钟控制。...

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通过静态时序分析验证设计的正确性
2022-11-28 15:26

　　传统的电路设计分析方法是仅仅采用动态仿真的方法来验证设计的正确性。随着集成电路的发展，这一验证方法就成为了大规模复杂的设计验证时的瓶颈。...

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后端技术：时钟网格（Clock Mesh）技术和信号完整性的考虑
2022-11-24 20:36

在同步电路中，时钟信号连接所有的寄存器和锁存器，是整个电路工作的基本保障。然而从时钟的根节点到每个寄存器时钟端的延时，由于走的路径不相同，到达的时间也不相同...

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后端基础入门介绍
2022-11-24 17:35

在同步电路中，时钟信号连接所有的寄存器和锁存器，是整个电路工作的基本保障。然而从时钟的根节点到每个寄存器时钟端的延时，由于走的路径不相同，到达的时间也不相同...

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利用vcs+verdi仿真工具蜂鸟E200系列处理器仿真分析
2022-11-17 10:28

开源RISC-V Hummingbird E203（蜂鸟E203）的仿真工具是开源的iverilog，这里利用vcs+verdi仿真工具进行仿真；...

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