dyb44i440m10的专栏_电子工程师 - 电子技术论坛

dyb44i440m10

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CMOS图像传感器中像素技术的进化史
2023-6-10 10:11

移动设备及其日新月异的拍照功能已经成为我们日常生活的一个重要组成部分。得益于越来越先进的手持设备，人们能够更加轻松地拍摄、记录、存储自己和周边世界的图像。尽管今天看来，这种功能已经再普遍不过了，但这一切并非凭空造就，而是...

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Xilinx ZYNQ UltraScale+系列产品介绍
2023-6-9 10:07

Zynq UltraScale+MPSoC是Xilinx推出的第二代多处理SoC系统，它在第一代Zynq-7000的基础上进行了全面升级。...

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AMD MicroBlaze中通过AXI Timer获取时间戳
2023-6-8 09:21

硬件的Vivado Block design设计中，添加AXI Timer...

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verilog整数四则运算的位宽考量简介
2023-6-6 17:07

加、减使用补码时，加减法可以统一，因而对加减不加区分，对有无符号也不加以区分。...

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什么是SerDes？SerDes的应用场景又是什么呢？
2023-6-6 17:03

首先我们要了解什么是SerDes，SerDes的应用场景又是什么呢？SerDes又有哪些常见的种类？...

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LVDS、接口和时序讲解
2023-6-2 16:01

这种接口电路中，采用单路方式传输，每个基色信号采用6位数据，共18位RGB数据，因此，也称18位或18bit LVDS接口。此，也称18位或18bit LVDS接口。...

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跨时钟域知识点梳理
2023-5-29 10:42

随着实习面试的临近、秋招的逐步靠近，愈发觉得知识需要成系统，让它们串接起来。不然，太容易忘了。...

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MicroByte：基于ESP32 DIY复古游戏机
2023-5-29 10:02

MicroByte 是一款微型主机，能够运行 NES、GameBoy、GameBoy Color、Game Gear 和 Sega Master 系统的游戏，所有元器件都设计在这 78 x 17 x 40 mm 的封装中...

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Multi-scaler的裸机测试流程
2023-5-19 14:08

Multi-Scaler是一个用于图像缩放的视频处理IP核，支持最多8路输出，使用Memory接口，从源缓冲区读取图像，在H和V域进行缩放后写入到目的缓冲区，源端的缓地址和目的端缓存地址可以动态的更改，输出完成之后会产生...

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单bit信号的跨时钟域传输可以使用两级同步但后果呢？
2023-5-10 10:08

看的东西多了，发现有些并未领会到位。单bit信号的跨时钟域传输，可以使用两级同步，但后果呢？...

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如何使用verilog参数和generate语句来编写可重用的verilog代码？
2023-5-8 16:59

与大多数编程语言一样，我们应该尝试使尽可能多的代码可重用。这使我们能够减少未来项目的开发时间，因为我们可以更轻松地将代码从一个设计移植到另一个设计。...

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简谈FPGA引脚信号分配的几个原则
2023-5-4 17:38

现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复。下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少的约束信号指配原则提前考虑信号指配，并减少反复的次数。...

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如何在verilog中使用If语句和case语句？
2023-4-18 09:45

我们在上一篇文章中已经看到了如何使用程序块（例如 always 块来编写按顺序执行的 verilog 代码。...

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Verilog中循环语句简介
2023-4-15 09:19

在这篇文章中，我们讨论了可以在verilog中使用的不同类型的循环 - for循环，while循环，forever循环和repeat循环。...

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Vivado中常用TCL命令汇总
2023-4-13 10:20

Vivado是Xilinx推出的可编程逻辑设备(FPGA)软件开发工具套件，提供了许多TCL命令来简化流程和自动化开发。本文将介绍在Vivado中常用的TCL命令，并对其进行详细说明，并提供相应的操作示例。...

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