HTC33448899的个人主页_电子工程师 - 电子技术论坛

HTC33448899

经验：积分：0

查看完整档案 >>

+关注发私信

他的动态

发布了文章 2022-11-21 09:48

浅谈verilog语言编写规范

如果代码中发现多次使用一个特殊的表达式，那么就用一个函数来代替。这样在以后的版本升级时更便利，这种概念在做行为级的代码设计时同样使用，经常使用的一组描述可以写到一个任务(task)中。...

0

719次阅读

0条评论
发布了文章 2022-11-17 10:38

FPGA设计的经验技巧和基本知识

反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速度的提高...

0

816次阅读

0条评论
发布了文章 2022-11-15 09:51

2022年国内外芯片发展情况及差距分析

芯片行业的设计领域，指的是规格制定、架构设计到tape－out的所有流程。 tape out，指提交最终GDSII文件给工厂做加工。...

0

14479次阅读

0条评论
发布了文章 2022-11-14 09:26

AMD ZEN 4架构的前端内存子系统及AVX-512的深度解读

迁移到新的制程节点涉及工作量和风险。英特尔通过众所周知的“Tick-Tock”策略降低了这种风险。每个“Tick”代表一个主要的微架构更改，而每个“Tock”是一个新制程节点的端口，具有非常小的更改。...

0

2902次阅读

0条评论
发布了文章 2022-11-10 10:05

Verilog常用基础语法全梳理

主要有三种最基本的功能定义方法，分别是always，assign，initial。一个module里面可以写多个always，assign，initial，这些功能在电路通电之后也是同时开始执行的。...

0

4005次阅读

0条评论
发布了文章 2022-11-1 09:18

ZYNQ的时钟管理系统和配置方法

PS_CLK:系统晶振的时钟，这个是PS端的的时钟来源，经过一个叫PLL的锁相环功能部件，输出到ARM PLL和I/O PLL以及DDR PLL，后续的子部件均由这三个时钟源输出。...

0

7926次阅读

0条评论
发布了文章 2022-10-26 09:04

时钟设计技巧

时钟信号在很大程度上决定了整个设计的性能和可靠性，尽量避免使用FPGA内部逻辑产生的时钟，因为它很容易导致功能或时序出现问题。内部逻辑（组合逻辑）产生的时钟容易出现毛刺，影响设计的功能实现；组合逻辑固有的延时也容易导致时序问题。...

0

1104次阅读

0条评论
发布了文章 2022-10-19 09:11

Zynq在非JTAG模式下的启动配置流程

在无 JTAG 的模式下，Zynq 是通过片上CPU完成对芯片的配置，也就是PS和PL的配置是通过 PS 处理器 ARM 核来实现的。需要注意的是，与传统的 Xilinx 7 系列 FPGA 芯片不同，Zynq 是不支持从 PL 端进行直接...

0

1198次阅读

0条评论
发布了文章 2022-10-18 15:22

怎样去配置ZYNQ空间的详细地址呢

然后从FFFC_0000开始的256KB中分配给OCM(OCM分配方式有两种，后面会说到）。...

0

2544次阅读

0条评论
发布了文章 2022-10-17 09:19

zynq 7000系列三个命令的简单介绍

目前我在我的zynq 开发版上测试，成功将根文件系统扩容到336M，至于为什么只能扩容到336M，暂时还没找到相关的资料（我的zynq 开发版硬件ddr3是4G,内存是512M）,如果有知道原因的，恳请留言评论，在此感激不尽。...

0

1442次阅读

0条评论
发布了文章 2022-10-11 09:13

使用软件及开发板版本遇到的问题

这里是vitis 2017版和2020版本的一个不同。2017版本是直接从vivado的 File->Launch SDK 加载到SDK；2020版本没有这个选项，如果直接从vitis应用程序开启vitis，编译时就会出现上述报错。...

0

2922次阅读

0条评论
发布了文章 2022-10-11 09:08

基于vivado2017版本开发软件的问题记录

‘could not find ARM’ 是JTAG的问题，一般Vivado自动下载驱动，若有需要安装驱动，安装即可。下图就是JTAG。...

0

2744次阅读

0条评论