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在做仿真时有没有办法更好得模拟跨时钟域的情况？
2024-1-24 10:01

首先需要指出本文题目所指的仿真指的是功能仿真，即不带时序信息的仿真。...

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X+32和X+1谁消耗的FPGA资源多
2023-9-20 09:31

X为一个32-bit的数，那么 X+32 和 X+1，哪个消耗的资源更多？还是一样多？...

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两个好习惯提高FPGA开发效率
2023-9-10 10:30

假如我们不明确这一点，当改好代码，增加完的新的feature，跑 testbench 发现仿真失败了，我们没法知道是原来就有的bug还是新加入的代码导致的。debug的过程会很痛苦，尤其是当系统比较复杂的时候。...

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分治法带来的好处
2023-9-6 10:05

以 Leading Zero Count 为例解释了分治法带来的好处，本篇文章再举一个类似的例子。...

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FPGA开发中分治法的应用
2023-8-16 09:55

分治法是经典优化算法之一。分治分治，即分而治之。分治，就是把一个复杂的问题分成两个或更多的相同或相似的子问题，再把子问题分成更小的子问题……直到最后子问题可以简单的直接求解，原问题的解即子问题的解的合并。...

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Xilinx RAM地址冲突
2023-1-15 16:15

对于DRAM，写数据是 synchronous write，需要一个时钟周期，读数据是 asynchronous read，当前时钟周期就能读出数据。因此当在某一个cycle读写同时访问同一地址时，读数据是 old d...

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Xilinx Vivado LOCK_PINS属性介绍
2023-1-11 10:52

LOCK_PINS 是 Xilinx Vivado 做物理约束的属性之一。用来将LUT的逻辑输入（I0,，I1，I2...）绑定到其物理输入pin上（A6，A5，A4...）。...

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Xilinx跨时钟域时序约束
2022-12-12 09:49

这个命令指定clock之间是异步关系，时序分析时会完全ignore这些clock之间的path。...

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为什么setup检查下一个沿而hold检查当前沿
2022-11-21 10:30

做数字电路设计的可能都见过图一所示的setup和hold时间检查，从图中可以明显看出，setup time检查下一个沿，而hold time检查同一个沿。那么这是为什么呢？...

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LUTRAM 读写使用不同时钟的CDC Path
2022-10-21 10:25

当 LUTRAM 读写使用不同的时钟，写时钟 wclk_a，读时钟 rclk_b。...

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