18610280030jing的专栏_电子工程师 - 电子技术论坛

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UVM中的utility宏
2023-3-30 09:39

UVM中所有的对象都应该在factory 中注册， utility 宏就是用于将对象注册到工厂的。...

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为什么不是uvm_transaction构建UVM事务呢？
2023-3-8 13:41

UVM 中的事务是一个具有信号属性（例如地址和数据）以及错误、延迟等额外信息的类。总之，这个所谓事务封装了所有和DUT激励项相关的信息....

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一些有趣的数组相关的SystemVerilog约束
2023-3-8 13:12

我们在工作中常常会针对数组施加各式的约束，下面列举一下有趣的Systemverilog数组约束示例。...

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SystemVerilog coding过程中你在哪里声明临时变量
2023-3-8 13:08

众所周知，语句块中需要用到的变量只能在语句块最开始定义。...

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使用SystemVerilog解决数组问题
2023-3-8 14:06

数独是一种非常流行的游戏，数独本质上也是一个约束问题，所以我们可以让SystemVerilog的约束求解器来帮助我们解决。约束求解器的精妙之处就是，我们只描述约束限制，繁重的数值生成工作由工具来帮我们完成。你只需“既...

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如何降低形式验证的复杂度？
2023-2-22 09:48

当计数器和内存处于我们所需要证明断言的逻辑锥中，它们可能是Formal无法完成证明的根本原因。...

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可以通过降低约束的复杂度来优化Formal的执行效率吗？
2023-2-15 15:14

我们可以通过降低约束的复杂度来优化Formal的执行效率，但是这个主要是通过减少Formal验证空间来实现的，很容易出现过约，导致bug遗漏。...

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介绍一种能够完成自然语言和SVA相互转换的小工具
2023-2-14 17:23

结论就是，SVA本身就是比较清晰的描述性语言，SVA和自然语言的转换工具基本上没有价值吧。...

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如何降低Formal assertion的复杂性呢？
2023-2-12 17:07

分解一个复杂端到端断言属性的一种方法是基于模块化分级断言证明...

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介绍使用SVA的几个优势
2023-1-13 16:00

SVA支持多时钟域（clock domain crossing (CDC)）逻辑，例如异步FIFO。...

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SVA Assertion有什么优势?
2022-12-16 09:37

如果我们设计正确工作时需要满足FRAME_上升沿后的1～2拍会出现LDP_的下降沿，如下图所示...

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System Verilog中的Mailboxes
2022-12-13 09:24

Mailboxes是进程间通信的另一种方式，但是比semaphores更强大，因为Mailboxes可以在两个进程之间交换消息。...

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SystemVerilog中的fork-join_none
2022-12-12 10:00

fork-join_none和fork-join、fork-join_any的区别一样在于进程退出机制以及对于父进程的影响。...

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SystemVerilog中的电平敏感事件控制
2022-12-12 09:58

在verilog中绝大多数使用的都是边沿敏感事件，例如@(posedge event)和@(negedge event)。...

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SystemVerilog中的Semaphores
2022-12-12 09:50

SystemVerilog中Semaphore（旗语）是一个多个进程之间同步的机制之一，这里需要同步的原因是这多个进程共享某些资源。...

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