18610280030jing的专栏_电子工程师 - 电子技术论坛

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SystemVerilog的覆盖率建模方式
2023-6-25 10:44

为了确保验证的完备性，我们需要量化验证目标。SystemVerilog提供了一套丰富的覆盖率建模方式。...

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基于DUT内部寄存器值的镜像
2023-6-24 12:02

寄存器模型保持着DUT内部寄存器值的镜像（mirror）。镜像值不能保证是正确的，因为寄存器模型只能感知到对这些寄存器的外部读写操作。如果DUT内部修改了寄存器中的字段，镜像值就会过时（outdated）。 ...

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如何创建一个high-level和object-oriented的模型
2023-6-23 21:30

UVM register layer classes用于为DUV中的memory-mapped寄存器和内存的read/write操作创建一个 high-level 和 object-oriented 的模型。这种抽象机...

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浅析UVM中的Virtual Sequences
2023-6-20 09:28

在一个系统级的验证环境中，多个验证组件并行地产生激励。测试用例开发者可能希望协调多个通道激励之间的时序和数据。...

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uvm中的Scoreboards介绍
2023-6-20 09:19

在验证过程中让DUT进入特定场景只是验证的重要部分之一，验证环境还应该检查来自DUT的输出响应。...

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创建约束随机测试目标
2023-6-17 14:06

为了实现验证目标，测试用例开发者需要控制测试激励的生成以覆盖特定的场景。测试用例开发者可以用下面这些方法控制测试激励的创建：添加约束条件来控制单个数据项。使用UVM sequences来控制多个数据项的顺序。这种方...

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创建UVM Testcase的步骤
2023-6-15 09:41

在UVM中，Testcase是一个类，它封装了测试用例开发者编写的特定激励序列。...

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验证组件配置参数
2023-6-14 10:20

一些典型的验证组件配置参数示例：一个agent可以被配置为 active 或者 passive 模式。在active模式下agent驱动DUT，在passive模式下agent被动地检查DUT的行为和收集DU...

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可重用的验证组件中构建测试平台的步骤
2023-6-13 09:14

本文介绍了从一组可重用的验证组件中构建测试平台所需的步骤。UVM促进了重用，加速了测试平台构建的过程。首先对测试平台集成者（testbench integrator）和测试编写者（test writer ）进行...

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介绍从一组可重用的验证组件中构建测试平台所需的步骤
2023-6-13 09:11

本文介绍了从一组可重用的验证组件中构建测试平台所需的步骤。UVM促进了重用，加速了测试平台构建的过程。...

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在验证环境中开发Checks和Coverage的步骤
2023-6-12 09:18

Checks和coverage是覆盖率驱动的验证流程的关键。在验证环境中，Checks和coverage可以被定义在多个位置。...

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管理test case结束机制介绍
2023-6-11 09:35

UVM中每个phase都有一个内置的objection ，为components和objects提供了同步方法，指示何时可以安全地结束这个phase，最终结束整个test case。...

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在Sequencer上启动一个Sequence
2023-6-10 09:10

Sequencer默认不执行任何Sequence。验证工程师可以通过调用start()启动一个Sequence，也可以通过uvm_config_db指定一个自动启动的Sequence。...

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基于UVM验证环境开发测试流程
2023-6-9 11:11

验证环境用户需要创建许多测试用例来验证一个DUT的功能是否正确，验证环境开发者应该通过以下方式提高测试用例的开发效率...

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UVM中的uvm_do宏简析
2023-6-9 09:36

uvm_do宏及其变体提供了创建、随机化和发送transaction items或者sequence的方法。...

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