18610280030jing的文章_电子工程师 - 电子技术论坛

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ARM SMMU具有三种接口供软件使用
2023-5-8 09:18

Memory-based data structures 用于将devices映射到用于地址转换的 translation tables。...

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SystemVerilog中的参数化类
2022-12-1 09:09

类似于声明一个参数化的module，我们也可以声明一个参数化的class。这个参数可以用来实例化不同数值和类型的对象。...

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SystemVerilog中的Protected成员
2022-11-30 09:09

protected类属性或方法具有local成员的所有特征，除此之外的是，protected类属性或方法对扩展类是可见的。...

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SystemVerilog中的“const”类属性
2022-11-29 10:25

SystemVerilog中可以将类属性声明为常量，即“只读”。目的就是希望，别人可以读但是不能修改它的值。...

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SystemVerilog中的类范围解析运算符(::)和“extern”
2022-11-29 08:57

假设有一个类“packet”，它含有一个static属性(或方法)“my_packet”，然后就可以从类外部访问使用类范围解析运算符(::)访问。...

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SystemVerilog中的Virtual Methods
2022-11-28 11:12

SystemVerilog中多态能够工作的前提是父类中的方法被声明为virtual的。...

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SystemVerilog中的Virtual（Abstract）Class和Pure Virtual Method
2022-11-28 10:28

在许多项目中，我们希望声明一个原型类，其中声明的方法需要被扩展的子类覆盖，目的是让所有的子类都共享一个相同的类和方法（function或者task）原型。...

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SystemVerilog中的local变量
2022-11-28 09:26

默认情况下，类的成员和方法可从外部访问使用类的对象句柄来访问，也就是说，它们是公共的。...

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从本质上理解SystemVerilog的多态（Polymorphism）
2022-11-24 09:24

多态（Polymorphism），从字面意思上看指的是多种形式，在OOP(面向对象编程)中指的是同一个父类的函数可以体现为不同的行为。...

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SystemVerilog中的Deep Copy概念
2022-11-22 09:23

shallow copy只能复制类中的对象句柄，如果我们还想为这个对象句柄实例化，并复制其中的内容呢？...

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SystemVerilog中的静态属性
2022-11-17 09:06

一般来说，每个类实例都有它自己的变量，也就是说类的内存空间是动态分配和释放的。同一个类的不同实例，即使变量名称相同，实际上也是不同的东西。...

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SystemVerilog中的类构造函数new
2022-11-16 09:58

在systemverilog中，如果一个类没有显式地声明构造函数(new())，那么编译仿真工具会自动提供一个隐式的new()函数。这个new函数会默认地将所有属性变量。...

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