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18610280030jing

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他的动态

发布了文章 2023-2-12 17:07

如何降低Formal assertion的复杂性呢？

分解一个复杂端到端断言属性的一种方法是基于模块化分级断言证明...

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发布了文章 2023-1-13 16:00

介绍使用SVA的几个优势

SVA支持多时钟域（clock domain crossing (CDC)）逻辑，例如异步FIFO。...

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发布了文章 2022-12-16 09:37

SVA Assertion有什么优势?

如果我们设计正确工作时需要满足FRAME_上升沿后的1～2拍会出现LDP_的下降沿，如下图所示...

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发布了文章 2022-12-13 09:24

System Verilog中的Mailboxes

Mailboxes是进程间通信的另一种方式，但是比semaphores更强大，因为Mailboxes可以在两个进程之间交换消息。...

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发布了文章 2022-12-12 10:00

SystemVerilog中的fork-join_none

fork-join_none和fork-join、fork-join_any的区别一样在于进程退出机制以及对于父进程的影响。...

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发布了文章 2022-12-12 09:58

SystemVerilog中的电平敏感事件控制

在verilog中绝大多数使用的都是边沿敏感事件，例如@(posedge event)和@(negedge event)。...

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发布了文章 2022-12-12 09:50

SystemVerilog中的Semaphores

SystemVerilog中Semaphore（旗语）是一个多个进程之间同步的机制之一，这里需要同步的原因是这多个进程共享某些资源。...

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发布了文章 2022-12-9 11:58

SystemVerilog中的fork-join

在fork-join语句块中，每个语句都是并发进程。在这个语句块中，父进程一直被阻塞，直到所有由“fork-join”产生的子进程都执行完。...

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发布了文章 2022-12-9 09:05

SystemVerilog中的fork-join_any

fork-join_any和fork-join有所不同，fork-join_any的父进程一直阻塞，直到任何一个并行的子进程结束。...

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发布了文章 2022-12-6 09:47

SystemVerilog中的always语句块

“always”关键字意味着这个语句块“总是”一直执行。大多数时候“always”后面跟一个边沿事件或者延迟。...

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发布了文章 2022-12-5 10:55

SystemVerilog中的“let”语法

相比`define的全局scope，“let” 可以只作用在局部scope。...

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发布了文章 2022-12-5 10:38

SystemVerilog中带参数的let介绍

在上面的例子中，“let”中包含2个参数“p”和“q”。...

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发布了文章 2022-12-2 09:17

参数化Class中的静态属性

static属性一般是在编译的时候就已经分配了内存，并被这个类的所有实例共享，也就是在仿真时刻0之前就已经完成了静态属性的内存分配。但是，参数化类中的静态属性可能有所区别。参数化类中的静态属性（参数化）是在参数初始化的时候才...

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发布了文章 2022-12-1 09:09

SystemVerilog中的参数化类

类似于声明一个参数化的module，我们也可以声明一个参数化的class。这个参数可以用来实例化不同数值和类型的对象。...

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发布了文章 2022-11-30 09:09

SystemVerilog中的Protected成员

protected类属性或方法具有local成员的所有特征，除此之外的是，protected类属性或方法对扩展类是可见的。...

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