sanyue7758的专栏_电子工程师 - 电子技术论坛

sanyue7758

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时序（Timing）对功能ECO有多重要
2023-7-5 14:06

功能ECO主要指当RTL更新后对后端APR网表做的功能方面的改动。...

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SignalEM脚本中的∆T指的是什么？
2023-7-5 09:25

布线水平所允许的Irms。在表中，∆T（C）表示焦耳热引起的温度上升（∆T is the temperature rise due to Joule heating）。...

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通过解剖一个边沿触发器简要说明setup和hold产生原因
2023-7-4 09:32

在后仿真过程中经常会遇到关于setup和hold violation的问题，但是关于setup和hold time的产生原因和由来很多人还比较朦胧，为此本文通过解剖一个边沿触发器简要说明setup和hold产生原因。...

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最近对芯片行业的一些思考
2023-7-3 11:42

芯片公司产品做出来，想让用户使用就是一个非常难的过程。这样用户需要对新产品做各方面的测试，用户需要投入巨大人力物力，然后正式在自己产品使用，也是有很大风险性的。所以新的产品想取代原有成熟的芯片(米国搞得)确实过程很难。当...

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芯片公司如何在服务器中部署一个git版本管理环境呢？
2023-6-29 09:50

在芯片项目中，我们经常会用到版本管理软件，其中github是广泛应用的一种。...

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探讨一下std-cell在LVS的特殊处理
2023-6-27 09:27

对于物理验证中的LVS，需要对各种物理器件进行SpiceVsGDS的比对，基于现在流行的std-cell的库的设计方法，LVS需要对CMOS器件多相应的处理...

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如何用Verdi查看UVM环境中的变量？
2023-6-25 16:01

我们常用的debug UVM的方法是通过打印log实现。有没有办法像 debug RTL代码一样将 UVM 中变量拉到波形上看呢？答案是有的，下面让我们看看是怎么做到的。...

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SystemVerilog中ifndef如何避免重复编译
2023-6-25 15:59

`ifndef是SystemVerilog/Verilog中的一种条件编译命令，可以认为其是"if not defined"的缩写，其用法与`ifdef相反，他们主要用来根据其后的宏是否存在于当前编译...

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接口中的modport连接模块都能看见什么
2023-6-25 10:00

在构建测试平台时，经常会用到interface用来简化模块和测试平台或者模块之间的连接...

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UVM中基于SOCKET通信的TLM2.0介绍
2023-6-25 09:58

TLM2.0在2009年成为OSCI标准，主要用于构造总线系统的SystemC模型。...

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为什么要同时存在m_sequencer和p_sequencer他们两个？
2023-6-19 10:02

在构建复杂的sequence序列的时候，我们经常会用到m_sequencer和p_sequencer，并且在很多资料中都提到两者实际指向的是同一个对象，那么为什么要同时存在他们两个，存在一个不就够用了吗？为此，本文通过示...

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分享一个定位信号不定态的trace方法
2023-6-18 09:44

如果在波形中观察到信号出现不定态X后，需要找到不定态的源头。如下图所示，虽然观察到信号A为X，其实X的源头在B。...

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时序分析的设计约束SDC怎么写呢？
2023-6-18 09:42

使用SDC命令create_clock创建时钟，时钟周期20，占空比50%的时钟信号...

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uvm_hdl_xxx系列后门操作失败的定位问题
2023-6-16 12:53

当编译选项没有使用-debug_all，使用的是-debug_access+all或者-debug_access+r+w+f。而恰好信号所在的模块为cell时，也无法正常进行后门访问。...

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对话式LLM用于硬件设计
2023-6-15 09:49

通常，开发任何类型的硬件（包括芯片，作为电子设备大脑的微小电子元件），都是从用正常语言描述硬件应该做什么开始的。...

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