sanyue7758的专栏_电子工程师 - 电子技术论坛

sanyue7758

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隐式初始化操作说明
2023-7-24 15:00

在Verilog和SystemVerilog中经常需要在使用变量或者线网之前，期望变量和线网有对应的初始值...

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浅析Formality形式验证里的案件
2023-7-21 09:56

在当前的形式验证的领域，主要有两个工具，一个就是Cadence的conformal，另外一个就是Synopsys的formality（以下简称FM）。...

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什么是形式验证(Formal验证)？Formal是怎么实现的呢？
2023-7-21 09:53

相信很多人已经接触过验证。如我以前有篇文章所写验证分为IP验证，FPGA验证，SOC验证和CPU验证，这其中大部分是采用动态仿真(dynamic simulation)实现，即通过给定设计(design)端口测试激励，结...

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静态时序分析是什么静态时序分析可以检查什么
2023-7-20 09:46

传统的电路设计分析方法是仅仅采用动态仿真的方法来验证设计的正确性。随着集成电路的发展，这一验证方法就成为了大规模复杂的设计验证时的瓶颈。...

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分享一些优秀的verilog代码高质量verilog代码的六要素
2023-7-18 10:09

高质量的verilog代码至少需要包含以下几个要素：可读性、功能、性能、标准化、稳定性、可定位。...

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一文带你搞懂JTAG的门门道道
2023-7-17 11:29

JTGA这个东西IC和嵌入式靓仔们肯定是有用过的，但是对于JTAG内部的东西，以及实现如果不了解的，可以看看这篇文章。...

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编写动态的验证环境
2023-7-17 10:40

作为一名DV，开发验证环境，编写验证环境也算是必备基础技能了。虽然每天都会coding，但最终写出来的代码，是一次性代码，还是方法？...

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浅谈RTL中常见的bug
2023-7-15 14:08

在你们的工作中都遇到过哪些bug呢？下面这些你见过没？...

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时钟树：芯片的大动脉
2023-7-15 09:28

我觉得称时钟树为芯片的大动脉一点也不夸张，因为所有flipflop 翻转都要受到它的控制。而时钟树的设计到实现是一个很复杂的过程，从流程上说，它牵扯到使用的工具，流程，flow等。从人的角度讲，它需要设计，综合，dft ...

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RTL实例化的clock gating cell浅见
2023-7-14 10:14

现在的深亚纳米工艺的设计中，低功耗已经是一个日渐总要的主题了，尤其是移动市场蓬勃发展起来之后，功耗的要求越来越严格，据传，在高级的手机系统开发的过程中，系统架构的设计，已经精确到每一个服务模块的毫安时（mAH）的级别，所...

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ignore_bins和default两者之间有些什么细微差别呢？
2023-7-14 10:12

在SystemVerilog中，经常会需要将一些值或者翻转行为从覆盖率中排除掉，ignore_bins是经常被用到的一种方式，其实除了ignore_bins之外...

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RAL寄存器模型操作指南
2023-7-12 09:37

寄存器模型操作，指的是通过寄存器模型对RTL中寄存器进行读写访问，或者同步寄存器模型与RTL中寄存器的值。...

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如何遍历force多位宽信号的每一比特？
2023-7-12 09:35

大家在构建测试激励时，经常会遇到需要使某个信号强制变成某个值，此时我们经常会用到Verilog和SystemVerilog中的force实现这样的功能。...

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如何用python发送接收邮件
2023-7-11 09:30

SMTP（Simple Mail Transfer Protocol）即简单邮件传输协议,它是一组用于由源地址到目的地址传送邮件的规则，由它来控制信件的中转方式。...

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在bin文件中实现格式化打印的作用和意义
2023-7-9 16:12

在使用arm riscv和x86系统时，没有c与其它语言交互的途径和方法，更不要说格式化打印，这就导致我们对于c的debug会相对困难。毕竟通过pc查找反汇编方法debug不太直观，很多时候我们知道他不会挂，只想单纯知道...

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