sanyue7758的专栏_电子工程师 - 电子技术论坛

sanyue7758

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verilog/systemverilog中隐藏的初始化说明
2023-8-25 09:47

在Verilog和SystemVerilog中经常需要在使用变量或者线网之前，期望变量和线网有对应的初始值...

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Foreach对Associative Array的constraint约束问题记录分享
2023-8-21 09:31

systemverilog constraint中的foreach可以对数组进行遍历和约束，常用于普通数组，队列或者动态数组。...

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浅析异步复位同步释放与同步复位打拍模块
2023-8-21 09:27

异步复位同步释放：rst_synchronizer.v...

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如何在EDA工具中屏蔽冗余的违例信息
2023-8-19 10:01

在进行数字电路后仿真时，经常会遇到很多时序为例，通常这些违例都是由网表中大量的时序检查报出的。这些常见的时序检查系统任务如下表所示：...

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验证环境获取DUT内部信号的方法
2023-8-19 09:50

在UVM寄存器模型的操作中，寄存器用于设置DUT状态和芯片状态信息的上报，有前门和后门读写两种方式。...

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最少需要几个加法器IP才可以实现累加器的功能呢？
2023-8-18 09:38

已知一个加法器IP，其功能是计算两个数的和，但这个和延迟两个周期才会输出。...

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如何加速PCIe仿真
2023-8-17 09:42

我们在进行PCIe RTL仿真时，由于PCIe ltssm协商过程比较复杂，导致PCIe ltssm进入L0状态所花费的时间比较长（大概在20~60分钟，因代码复杂度、服务器性能、PCIe速率不同而所有差异），而如果...

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SystemVerilog中的$timeformat是做什么的？
2023-8-16 09:41

在SystemVerilog中，输出信息显示时间时，经常会在输出信息格式中指定“%t”格式符，一般情况下“%t”输出的格式都是固定的，但是这样固定的输出显示的时间可能有时会让用户看起来感觉比较诧异，例如下面的示例。...

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vim编辑器超实用指南
2023-8-16 09:38

vim是一个Unix文本编辑器，它以快速高效而闻名，是在终端中运行的小应用程序（当然也有图形界面），它最主要的特点是完全可以通过键盘控制，而不需要菜单栏或鼠标。...

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数字设计中常见的CDC问题
2023-8-14 11:48

在数字系统级别的时钟域交叉（CDC）中，亚稳态传播问题是一个重要的挑战。在这个问题中，由于时序差异，信号在触发器之间的传输可能会导致亚稳态值的产生和传播。让我们来看一下模型，如图1所示。...

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如何在SpyGlass环境本身中修复这些Lint错误呢？
2023-8-14 10:08

我们将分析 lint目标运行期间产生的违规行为。我们可以使用 SpyGlass GUI 中的各种调试工具来了解违规...

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记录Innovus后端的一些小心得
2023-8-14 10:06

当pin宽度等于最小线宽且不与grid对齐时，可能会引导起iobuf与pin不route。...

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写assertion很痛苦？了解一下SVA Checker Library
2023-8-12 09:51

请根据这段代码写一个assertion检查 count 每次加5。...

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set_output_delay的本质是什么？浅谈set_ouput_delay时序
2023-8-12 09:48

set_output_delay是对模块output信号在模块外部延迟的约束，本质上EDA工具会根据约束调整内部器件（UFF0）的类型，摆放位置以及组合逻辑（C1）以满足约束要求，即EDA工具保证模块DUA的UFF0的T...

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逻辑综合的流程和命令简析
2023-8-9 09:51

综合就是把Verilog、VHDL转换成网表的过程。综合按照是否考虑物理布局信息可分为逻辑综合和物理综合。...

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