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  • 在当今快节奏的世界中,半导体设计的创新是一项永恒的需求。对更快、更准确、更创新的解决方案的需求为探索生成式人工智能(#GenerativeAI)在半导体设计开发领域的潜力铺平了道路。能做到吗?当然可以!在本系列文章中,我...
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  • 在近期的一个testcase调试中,遇到一个std::randomize随机结果不符合预期的现象。...
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  • 我们在项目中有时候需要使用不同的UVM版本库进行仿真,有时候还会在不同的仿真器之间进行切换,本文简单总结了一下vcs和xrun搭配uvm1.1/uvm1.2版本库的使用情况,希望能帮助到一些朋友。...
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  • 前段时间,一个朋友聊叙到这个后仿真任务命令都咋用,随即整理了下,可以完成基本的后仿真不成问题,但是如果还要完成一些其他的幺蛾子,那就需要各位仔细研读各工具的UserGuide了。下文如果觉得有帮助,烦请“三连”,当然加鸡...
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  • 中断是指计算机在执行期间,系统内发生任何非寻常的或非预期的急需处理事件,使得CPU暂时中断当前正在执行的程序而转去执行相应的中断服务程序(Interrupt Service Routine, ISR)。这个事件可以是由硬...
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  • 业界很多也都在研究相关的解决方案,以实现更为有效的数据运算和更大的数据吞吐量,其中“存算一体”被认为是未来计算芯片的架构趋势。它是把之前集中存储在外面的数据改为存在GPU的每个计算单元内,每个计算单元既负责存储数据,又负...
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  • 随着ChatGPT强势来袭,AI人工智能应用层出不穷。智能化时代,数据量指数型增长,摩尔定律已经不能满足当前的数据处理需求,元器件的物理尺寸已经接近极限。...
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  • 验证环境搭建时,常使用plusargs和plusargs从仿真命令中接收参数,用于动态地改变验证组件的行为,比如是否需要打开VIP,是否需要自动checker,trans数量等等。...
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  • 层次化设计适当下非常流行的设计思路,随着芯片的规模越来越大,fullchip的数据量和复杂度和过去已经不能同日而语了,无论是工具的runtime还是QoR,直接完成full-chip的工作越来越不现实...
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  • Jtag是联合测试工作组(Joint Test Action Group)的简称,目前最主要用在集成电路的测试,也可以通过JTAG结合DM(Debug Module) 实现芯片的调试,为软件开发者提供了一个芯片内部的后门...
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  • 在SystemVerilog中,类型可以分为线网(net)和变量(variable)。线网的赋值设定与Verilog的要求相同,即线网赋值需要使用连续赋值语句(assign),而不应该出现在过程块(initial/alw...
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  • yrun是处芯积律自研的regression脚本,yrun都有哪些东西呢?...
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  • 如今的芯片规模越来越大,功能也愈加复杂。相应的验证用例也越来越复杂,用例动态仿真耗时也随之增加,而且个数有时动辄上百个。...
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  • 前面讨论过$time和$realtime显示时间时,log信息中显示的时间会跟仿真波形不一致,有一些差异...
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  • 在项目初期,在使用FPGA工具quartus或者vivado生成版本烧入开发板进行调试时(DC开启优化选项后同样会优化掉寄存器),我们有时会发现部分寄存器被优化掉了,今天简单聊聊被优化的几种情况。...
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