sanyue7758的专栏_电子工程师 - 电子技术论坛

sanyue7758

经验：积分：10

查看完整档案 >>

+关注发私信

从有限状态机图片直接生成SV代码
2023-10-30 11:07

在当今快节奏的世界中，半导体设计的创新是一项永恒的需求。对更快、更准确、更创新的解决方案的需求为探索生成式人工智能（#GenerativeAI）在半导体设计开发领域的潜力铺平了道路。能做到吗？当然可以！在本系列文章中，我...

0

440次阅读

0条评论
std::randomize随机结果不符合预期？
2023-10-29 15:57

在近期的一个testcase调试中，遇到一个std::randomize随机结果不符合预期的现象。...

0

1595次阅读

0条评论
vcs和xrun搭配uvm1.1/uvm1.2版本库的使用情况
2023-10-27 09:41

我们在项目中有时候需要使用不同的UVM版本库进行仿真，有时候还会在不同的仿真器之间进行切换，本文简单总结了一下vcs和xrun搭配uvm1.1/uvm1.2版本库的使用情况，希望能帮助到一些朋友。...

0

3338次阅读

0条评论
常用的时序反标方法和EDA工具反标方法
2023-10-25 16:13

前段时间，一个朋友聊叙到这个后仿真任务命令都咋用，随即整理了下，可以完成基本的后仿真不成问题，但是如果还要完成一些其他的幺蛾子，那就需要各位仔细研读各工具的UserGuide了。下文如果觉得有帮助，烦请“三连”，当然加鸡...

0

3994次阅读

0条评论
软硬件交互的角度将中断的知识梳理
2023-10-22 09:27

中断是指计算机在执行期间，系统内发生任何非寻常的或非预期的急需处理事件，使得CPU暂时中断当前正在执行的程序而转去执行相应的中断服务程序（Interrupt Service Routine, ISR）。这个事件可以是由硬...

0

1494次阅读

0条评论
全球首颗清华忆阻器存算一体芯片究竟是个啥？
2023-10-22 09:17

业界很多也都在研究相关的解决方案，以实现更为有效的数据运算和更大的数据吞吐量，其中“存算一体”被认为是未来计算芯片的架构趋势。它是把之前集中存储在外面的数据改为存在GPU的每个计算单元内，每个计算单元既负责存储数据，又负...

0

713次阅读

0条评论
算力不足和能效过低，有什么方法提高AI芯片的算力呢？
2023-10-22 09:17

随着ChatGPT强势来袭，AI人工智能应用层出不穷。智能化时代，数据量指数型增长，摩尔定律已经不能满足当前的数据处理需求，元器件的物理尺寸已经接近极限。...

0

3027次阅读

0条评论
systemverilog读取json文件？
2023-10-20 09:19

验证环境搭建时，常使用plusargs和plusargs从仿真命令中接收参数，用于动态地改变验证组件的行为，比如是否需要打开VIP，是否需要自动checker，trans数量等等。...

0

900次阅读

0条评论
谈谈芯片中的层次化的设计（hierarchy design）
2023-10-18 16:09

层次化设计适当下非常流行的设计思路，随着芯片的规模越来越大，fullchip的数据量和复杂度和过去已经不能同日而语了，无论是工具的runtime还是QoR，直接完成full-chip的工作越来越不现实...

0

3073次阅读

0条评论
SOC3.0项目都有哪些东西
2023-10-16 09:32

Jtag是联合测试工作组（Joint Test Action Group）的简称，目前最主要用在集成电路的测试，也可以通过JTAG结合DM(Debug Module) 实现芯片的调试，为软件开发者提供了一个芯片内部的后门...

0

907次阅读

0条评论
SystemVerilog：处理信号双驱动问题解析
2023-10-13 14:53

在SystemVerilog中，类型可以分为线网(net)和变量(variable)。线网的赋值设定与Verilog的要求相同，即线网赋值需要使用连续赋值语句(assign)，而不应该出现在过程块(initial/alw...

0

1755次阅读

0条评论
自研的regression脚本yrun都有哪些东西呢？
2023-10-12 09:26

yrun是处芯积律自研的regression脚本，yrun都有哪些东西呢？...

0

1269次阅读

0条评论
蚁群算法在验证用例自动化回归中的应用有哪些？
2023-10-7 16:58

如今的芯片规模越来越大，功能也愈加复杂。相应的验证用例也越来越复杂，用例动态仿真耗时也随之增加，而且个数有时动辄上百个。...

0

504次阅读

0条评论
UVM消息打印机制打印的时间跟波形时间不一样是怎么回事呢？
2023-10-7 16:55

前面讨论过$time和$realtime显示时间时，log信息中显示的时间会跟仿真波形不一致，有一些差异...

0

2706次阅读

0条评论
浅谈寄存器被优化的原因
2023-9-26 09:47

在项目初期，在使用FPGA工具quartus或者vivado生成版本烧入开发板进行调试时(DC开启优化选项后同样会优化掉寄存器)，我们有时会发现部分寄存器被优化掉了，今天简单聊聊被优化的几种情况。...

0

952次阅读

0条评论