sanyue7758的专栏_电子工程师 - 电子技术论坛

sanyue7758

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聊聊形式验证中的SVA
2023-6-14 09:31

SVA，即SystemVerilog Assertion，在simulation和Formal都有极为广泛的应用，这里介绍一些基本的概念和常用的语法。...

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ST在新品MCU上做了哪些改进
2023-6-12 10:27

数字化趋势正在驱动着整个设备的增长，未来会有更多安全链接到云端，在设备端更加智能的处理。与此同时，数字化也会带来更大的32位MCU的增长。已经连续好几年未曾推出新品的ST（意法半导体），最近一次性推出了多款面向新时代需求...

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Synopsys工具中命令中filter的妙用是什么
2023-6-11 09:38

在S家的后端设计工具里，包括DC、ICC、ICC2、PT , 大体的命令都是相通的。...

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聊一聊所谓的Objection机制
2023-6-9 11:16

Objection是UVM框架中用来同步不同组件的相同phase，以及决定当前测试用例什么时候结束（end-of-test）的机制，这也是用户在拿到UVM之后最直白的使用场景。...

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分享一些Verdi实用技巧
2023-6-9 11:13

一个多比特的bus拆分成几个位宽较小的bus...

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带你了解SystemVerilog中的关联数组
2023-6-9 09:46

在SystemVerilog中，我们知道可以使用动态数组实现数组元素个数的动态分配，即随用随分...

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SystemVerilog实用知识点：覆盖率之Function Coverage
2023-6-4 16:30

SystemVerilog是一名芯片验证工程师，必须掌握的一门语言，其中Function Coverage是必须要懂的知识点之一；...

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参数随机策略：从randc到off-line cyclic random
2023-6-1 09:09

根据对randc的了解和思考，分享一种基于testcase颗粒度的"周期性"随机控制思路(off-line cyclic random)。...

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VCS实用技巧分享
2023-5-30 09:26

VCS是编译型verilog仿真器，VCS先将verilog/systemverilog文件转化为C文件，在linux下编译生成的可执行文./simv即可得到仿真结果。...

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VCS编译选项：-y及+libext+
2023-5-29 14:46

VCS是一款常见的Verilog编译工具，它提供很多编译选项来控制编译过程及其输出。本文主要介绍以下两个编译选项。...

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基于方法学flow来聊聊APR工具placement
2023-5-29 09:51

众所周知，在prePlace阶段打完Power后，需要使用APR工具把网表中存在的例化完的instance来全局放置在core内，这个布局阶段（place)会暴露出设计Case在不加任何约束下按工具默认的global ...

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Verdi环境配置、生成波形的方法
2023-5-29 09:48

Verdi是一个功能强大的debug工具，可以配合不同的仿真软件进行debug，很多企业常用的就是VCS+Verdi或或者Xcelium(xrun)+Verdi的方式进行代码的仿真与检查...

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一个coverage merge小技巧
2023-5-24 10:08

分享一个coverage merge小技巧，在群里经常看到有小伙伴问改了代码之后coverage能不能merge。今天带大家来看看这个问题。...

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芯片流片失败都有哪些原因
2023-5-23 09:38

Design的版本拿错，这个问题比较要命，如果ROM版本拿错，基本芯片就废了。这种情况还真不少。...

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initial begin-end真的是仿真最早执行的吗？
2023-5-22 10:41

SystemVerilog中，initial begin-end是仿真开始就会执行的代码块。比如UVM的test入口函数run_test，一般就是在initial begin-end中调用。...

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