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jf_79100707

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陕西省西安市丨学术研究/学生

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竞争与冒险产生的原因，判断方法和避免竞争与冒险的方法
2024-2-18 14:34

在实际的电路设计过程中，存在传播延时和信号变换延时。由延时引起的竞争与冒险现象会影响输出的正确与否。下面将就竞争与冒险产生的原因，判断方法和避免竞争与冒险的方法进行讨论，希望对诸位有所帮助。产生原因竞争 ...

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Verilog状态机+设计实例
2024-2-12 19:07

在verilog中状态机的一种很常用的逻辑结构，学习和理解状态机的运行规律能够帮助我们更好地书写代码，同时作为一种思想方法，在别的代码设计中也会有所帮助。一、简介在使用过程中我们常说的是有限状态机（Finite-St...

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verilog中函数和任务对比
2024-2-12 18:43

在verilog中，函数和任务均用来描述共同的代码段，并且在模式内任意位置被调用，提高代码效率，让代码更加的直观，提高代码可读性。但是在实际使用的过程中，函数和任务也存在诸多的不同，下面将对而这进行对比，方便学习理解。 ...

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数字电路常见逻辑符号
2023-10-12 14:35

1、与门（AND）有两路输入信号一路输出信号，当且仅当两个输入信号均为高电平时，输出信号为高电平，逻辑符号为“^” 2、或门（OR）有两路输入信号一路输出信号，当有一个输入信号为高电平时输出信号为高电平，否则为低...

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verilog的逻辑运算符
2023-9-21 10:07

写在前面之前曾经整理过verilog的各类运算符的表达方式，但是在学习的过程中并未深入研究关于逻辑运算符的相关知识，导致在实际使用过程中错误频出，下面是我从网络上整理的相关verilog的逻辑运算符的相关知识，希望对各...

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阻塞赋值与非阻塞赋值
2023-9-12 09:06

”=“阻塞赋值与”<=“非阻塞赋值是verilog语言中的两种不同的赋值方式，下面将对两种赋值方式进行比较。方便进行理解和使用。...

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verilog的数据类型
2023-9-11 18:41

1、常量整数：整数可以用二进制数b或B，八进制o或O，十进制d或D，十六进制h或H表示，例如：8‘b10101010表示8位位宽的二进制数； x和z： x代表不定值，z代表高阻值，例如，5’b0x111，第四位不定值...

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黑金AN9238模块参数概述
2023-9-11 18:21

黑金高速AD模块AN9238为2路65MSPS，12位的模拟信号转数字信号模块。模块的AD转换采用了ADI公司的AD9238芯片，该芯片支持双路的AD输入转换。下面是该模块的一些主要参数： AN9238模块图（1）1片...

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Verilog设计寄存器
2023-7-27 09:03

现代逻辑设计中，时序逻辑设计是核心，而寄存器又是时序逻辑的基础，下面将介绍几种常见的寄存器的Verilog设计代码供初学者进行学习理解。...

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Vivado调用Modelsim仿真
2023-7-24 09:04

Modelsim是十分常用的外部仿真工具，在Vivado中也可以调用Modelsim进行仿真，下面将介绍如何对vivado进行配置并调用Modelsim进行仿真，在进行仿真之前需要提前安装Modelsim软件。...

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verilog可综合的语法子集
2023-7-23 12:25

可综合的语法是指硬件能够实现的一些语法，这些语法能够被EDA工具支持，能够通过编译最终生成用于烧录到FPGA器件中的配置数据流。...

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FPGA核心电路
2023-7-20 09:08

常见的FPGA核心电路可以归纳为五个部分：电源电路、时钟电路、复位电路、配置电路和外设电路。下面将对各部分电路进行介绍。...

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vivado仿真流程
2023-7-18 09:06

vivado开发软件自带了仿真工具，下面将介绍vivado的仿真流程，方便初学者进行仿真实验。...

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vivado创建工程流程
2023-7-12 09:26

vivado的工程创建流程对于大部分初学者而言比较复杂，下面将通过这篇博客来讲解详细的vivado工程创建流程。帮助自己进行学习回顾，同时希望可以对有需要的初学者产生帮助。...

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三极管四种工作状态对比
2023-2-3 16:22

三极管根据发射结和集电结的偏置状态可以将工作区域分为四个，分别为截止区、放大区、饱和区、反向放大区。在各个不同的区域对应有不同的U/I特性。具体的对应关系如下：...

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