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陕西省 西安市 学术研究/学生
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  • 发布了文章 2024-2-18 14:34
    在实际的电路设计过程中,存在传播延时和信号变换延时。由延时引起的竞争与冒险现象会影响输出的正确与否。下面将就 竞争与冒险产生的原因 , 判断方法 和 避免竞争与冒险的方法 进行讨论,希望对诸位有所帮助。 产生原因 竞争 :在组合逻辑电路中不...
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  • 发布了文章 2024-2-12 19:07
    在verilog中状态机的一种很常用的逻辑结构,学习和理解状态机的运行规律能够帮助我们更好地书写代码,同时作为一种思想方法,在别的代码设计中也会有所帮助。 一、简介 在使用过程中我们常说的是有限状态机(Finite-State Machin...
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  • 发布了文章 2024-2-12 18:43
    在verilog中,函数和任务均用来描述共同的代码段,并且在模式内任意位置被调用,提高代码效率,让代码更加的直观,提高代码可读性。但是在实际使用的过程中,函数和任务也存在诸多的不同,下面将对而这进行对比,方便学习理解。 比较 函数 任务 输...
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  • 发布了文章 2024-2-4 15:06
    1.系统常用命令 1、 目录信息查看命令 ls 参数如下: -a 显示所有的文件以及子目录,包括以“ .”开头的隐藏文件 -l 显示文件的详细信息,比如文件的形态、权限、所有者、大小等信息 -t 将文件按照创建时间排序列出 -A 和-a 一...
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  • 上传了资料 2024-1-9 10:11
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    单片机/MCU论坛

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  • 上传了资料 2023-11-6 17:06
  • 发布了文章 2023-10-12 14:35
    1、与门 (AND) 有两路输入信号一路输出信号,当且仅当两个输入信号均为高电平时,输出信号为高电平,逻辑符号为“^” 2、或门 (OR) 有两路输入信号一路输出信号,当有一个输入信号为高电平时输出信号为高电平,否则为低电平,逻辑符号为"|...
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  • 更新了头像 2023-10-12 14:28
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