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工程师 sda
山西省 大同市 技术支持
  • 发布了文章 2023-6-2 16:07
    在一台交换机上划分多个VLAN,正常情况下,不同的VLAN是不能互相通信,这是因为VLAN隔离了广播 域,但有时需要他们能相互访问,下面通过华为的ENSP工具,演示如何进行配置。...
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  • 发布了文章 2023-6-2 16:02
    继电器是一种控制电器,它具有控制系统(又称输入回路)和被控制系统(又称输出回路)之间的互动关系。...
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  • 发布了文章 2023-6-2 16:00
    电脑上网、摄像机连通、只要有网线的地方就有网络,网线维护不好就有可能产生故障,故障有多种多样,有一种故障很严重,但是很难查到在哪里,那就是网络产生环路。...
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  • 发布了文章 2023-6-2 15:45
    锁存器( latch)是电平触发的存储单元,数据存储的状态取决于输入时钟(或者使能)信号的电平值,仅当锁存器处于使能状态时,输出才会随着数据输入发生变化。...
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  • 发布了文章 2023-6-2 15:28
    奇数个反相器首尾相连即构成环形振荡器(简称 **「“环振”」** ),每个反相器两端出现周期性振荡信号。...
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  • 发布了文章 2023-6-2 15:11
    复位信号几乎是除了时钟信号外最常用的信号了,几乎所有数字系统在上电的时候都会进行复位,这样才能保持设计者确定该系统的系统模式的状态,以便于更好的进行电子设计,并且在任意时刻,确保使用者总能对电路系统进行复位,使电路从初始的状态开始工作。...
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  • 发布了文章 2023-6-2 15:05
    本系列整理数字系统设计的相关知识体系架构,为了方便后续自己查阅与求职准备。在FPGA和ASIC设计中,时钟信号的好坏很大程度上影响了整个系统的稳定性,本文主要介绍了数字设计中的非理想时钟的偏差来源与影响。...
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  • 发布了文章 2023-6-2 14:31
    我们知道IP地址是由“网络号+子网号+主机号”组成,判断两个IP地址是否在同一个网段主要看“网络号”,如果网络号一样,那么他们就在同一个网段,否则就不在一个网段。...
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  • 发布了文章 2023-6-2 11:51
    常开型出门按钮:初始处于断开状态,按下按键线路闭合,松手即断开。...
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  • 发布了文章 2023-6-2 11:44
    Verilog 提供了 2 大类时序控制方法:时延控制和事件控制。事件控制主要分为边沿触发事件控制与电平敏感事件控制。...
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  • 发布了文章 2023-6-2 11:39
    在 Verilog 中,可以利用任务(关键字为 task)或函数(关键字为 function),将重复性的行为级设计进行提取,并在多个地方调用,来避免重复代码的多次编写,使代码更加的简洁、易懂。...
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  • 发布了文章 2023-6-2 11:35
    Verilog 代码设计完成后,还需要进行重要的步骤,即逻辑功能仿真。仿真激励文件称之为 testbench,放在各设计模块的顶层,以便对模块进行系统性的例化调用进行仿真。...
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  • 发布了文章 2023-6-2 11:32
    锁存器(Latch),是电平触发的存储单元,数据存储的动作取决于输入时钟(或者使能)信号的电平值。仅当锁存器处于使能状态时,输出才会随着数据输入发生变化。...
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  • 发布了文章 2023-6-2 11:28
    UPS系统安装主要是蓄电池之间连接,蓄电池与UPS主机之间的连接。...
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  • 发布了文章 2023-6-2 11:24
    索引是一种帮助减少数据查询时间的数据结构。索引在实现这一目标时,需要付出存储、内存和保持更新(较慢的写入速度)的额外成本,这使得我们可以跳过检查每一行表的繁琐任务。...
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