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冬至子
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工程师 sda
山西省 大同市 丨 技术支持
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  • 发布了文章 2023-6-27 15:18

    探讨两种时钟同步的总线电路方案
    高速数字电路模块通常以同步(synchronous)电路的形式实现，它们由一个或者多个时钟驱动（触发）。...
    0
    1830次阅读
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  • 发布了文章 2023-6-27 15:10

    MCP电路实现方法及命令优先级实例
    需要强调的是需要加严的部分，对于异步路径，往往需要通过set_max_delay来约束，防止路径过长。...
    0
    970次阅读
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  • 发布了文章 2023-6-27 15:07

    Top和Block实战经验以及DDR接口时序
    IO约束在顶层和模块级的主要命令都是以下几个，但是实际应用的复杂程度不可同日而语，本篇会先介绍模块级IO约束实战经验，然后讲解顶层IO约束复杂性，过程中会介绍DDR接口时序。...
    0
    1002次阅读
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  • 发布了文章 2023-6-27 15:00

    SDC是如何炼成的？create_generated_clock花式定义方法
    从最早的芯片规格定义分解出系统所需要的时钟和频率，以及各个模块需要的时钟和频率。...
    1
    7497次阅读
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  • 发布了文章 2023-6-27 14:55

    讲讲Latch的功能？Timing Path如何分析？
    当 E = 1 时，latch直传（transparent），D端信号的变化会即时反应在Q端；...
    0
    6512次阅读
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  • 发布了文章 2023-6-27 14:25

    跨时钟域电路设计—单比特信号传输
    跨时钟域（CDC）的应从对亚稳定性和同步性的基本了解开始。...
    0
    989次阅读
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  • 发布了文章 2023-6-27 14:20

    二阶线性电路三要素分析法
    用传递函数验证一下，发现这里的“阻尼系数”定义为我们的阻尼系数ξ除以谐振频率ω。...
    0
    1258次阅读
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  • 发布了文章 2023-6-27 14:16

    数字电路知识点整理
    编码是各种集合的元素映射到字符串的过程 。数字电路中的数字表示就是一串用已约定好的表示的 0 和 1 的组合。...
    0
    1491次阅读
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  • 发布了文章 2023-6-27 14:12

    如何做一条合格的path？同一条path在物理设计不同阶段的变化
    Delay值是多少才算合格呢？这一篇开始讲解路径(Path)的概念，以及衡量Path Delay是否合格的标准----建立时间(setup time)和保持时间(hold time)。...
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    998次阅读
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  • 发布了文章 2023-6-27 14:07

    Net Delay在整个路径延时的占比是什么情况呢？
    绕线延时（Net Delay）是怎么计算出来的呢？Net Delay在整个路径延时（Path Delay）的占比又是什么情况呢？针对关键路径，工具会如何降低Net Delay呢？下面我们就来逐步阐述。...
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    1929次阅读
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  • 发布了文章 2023-6-27 11:45

    从一个反相器开始说时序
    看到文章的标题，我猜您也许会觉得反相器很简单，但其实反相器是所有数字设计的基本核心单元。...
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    1768次阅读
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  • 发布了文章 2023-6-27 11:43

    STA-0.静态时序分析概述
    静态时序分析（Static Timing Analysis, 以下统一简称 **STA** ）是验证数字集成电路时序是否合格的一种方法，其中需要进行大量的数字计算，需要依靠工具进行，但是我们必须了解其中的原理。...
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    928次阅读
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  • 发布了文章 2023-6-27 11:39

    跨时钟域信号该如何处理呢？
    跨时钟域是如何产生的呢？现在的芯片（比如SOC，片上系统）集成度和复杂度越来越高，通常一颗芯片上会有许多不同的信号工作在不同的时钟频率下。...
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    1511次阅读
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  • 发布了文章 2023-6-27 11:20

    图像流AXI-Stream生成BMP文件的实现思路
    在实现上，由于bmp除去文件头后也只是把图像流数据按顺序放而已...
    0
    1129次阅读
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  • 发布了文章 2023-6-27 11:16

    教你如何书写高质量的Verilog代码？
    HDL 语言仅是对已知硬件电路的文本表现形式编写前，对所需实现的硬件电路“胸有成竹”...
    0
    1694次阅读
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