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工程师 sda
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  • 发布了文章 2023-6-28 11:04
    模拟信号:在时间和幅值上是连续变化的电信号。...
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  • 发布了文章 2023-6-28 11:00
    时钟是整个FPGA设计里面无法回避的事物,不能认识时钟也就没法做FPGA设计。...
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  • 发布了文章 2023-6-28 10:56
    首先开门见山的回答这个问题——LUT的作用是 **实现所有的逻辑函数** ,也就是类似于计算Y=A&B+C+D之类的算式结果!...
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  • 发布了文章 2023-6-28 10:49
    本文以锂电池数学模型为基础,在Matlab/Simulink的仿真系统中,建立了一种Thevenin/RC电池模块仿真模型,通过实际工况试验,测试精度在允许误差范围内,为电池SOC/SOH研究提供了极大的参考价值。...
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  • 发布了文章 2023-6-28 10:48
    随着特斯拉即将在国内建厂,相信新能源汽车在国内越来越火爆,而电池对于新能源汽车而言,是一个极其重要的部件。今天就来聊一聊,如何在Simulink中搭建电池模型。...
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  • 发布了文章 2023-6-28 10:44
    读者如果学习了verilog,并且有了一定的实践经验的话应该强烈的感受到,verilog和软件(诸如C/C++)有着本质且明显的差别,是一条不可跨越的鸿沟。...
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  • 发布了文章 2023-6-28 10:36
    上图就是DDS的的FPGA实现框图,完整的DDS还应该在外面有DAC和低通滤波器的,然而很多时候我们是不需要这两个的,因为上图的DDS输出的信号就在数字域,凡是数学域的信号都可以用它参与处理了,所以正弦ROM查找表出来后的信号可以直接给到其...
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  • 发布了文章 2023-6-27 17:00
    先说为什么要做clock switching,在现代的SoC设计中,很多时候我们设计的模块并不是要跑在一个固定的频率下,而是根据性能和功耗的要求要跑在不同的时钟频率下,当需要降低功耗以及不需要很高性能的时候,我们可以降低时钟频率...
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  • 发布了文章 2023-6-27 16:41
    建立时间(tsu) 是在时钟翻转(对于正沿触发寄存器为0→1的翻转)之前数据输入(D)必须有效的时间。...
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  • 发布了文章 2023-6-27 16:20
    首先将把目标设计想象成一个黑盒子,如图1所示,我们的目标是将READY_DOWN通过打拍的方法获得时序优化。...
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  • 发布了文章 2023-6-27 15:47
    大多数低功耗设计手法在严格意义上说并不是由后端控制的,Clock Gating也不例外。...
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  • 发布了文章 2023-6-27 15:43
    在时序电路设计中,建立时间/保持时间可以说是出现频率最高的几个词之一了,人们对其定义已经耳熟能详,对涉及其的计算(比如检查时序是否正确,计算最大频率等)网上也有很多。...
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  • 发布了文章 2023-6-27 15:37
    电压空间矢量调制方法(SVPWM)是一种常用的PWM算法,和普通的正弦PWM方法不同...
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  • 发布了文章 2023-6-27 15:34
    输入的是三相的正弦波信号,三角载波与正弦信号波进行比较,当正弦信号波的值大于三角载波的值,输出“1”,否则,就输出“0”;...
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  • 发布了文章 2023-6-27 15:22
    如果大家看过或者实现过序列化反序列化的代码,这个问题就不难回答了,今天碰到的这个问题其实是发生在大家可能最常用的`fastjson`库里的,所以如果大家在使用这个库,请务必检查下你的代码,以免踩到此坑...
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