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基于片上系统的SOC设计验证方案 2018-06-01 07:18

在片上系统的设计与实现中，验证这一环节日益重要，整个过程中花在验证的时间比重越来越大，主要原因在于随着SOC 芯片复杂度的提高，验证的规模也成指数级的增加。系统芯片的时代已经到来，在RTL级硬件设计的抽象层次上已经无法应付数以百万和千万门系统的设计和验证。据统计，两年来，一次投片成功率已经由50%降低到39%。不能一次成功的设计必须再投入几个月的设计验证时间和数十万美元的费用。

电子工程师

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Verilog generate语句的类型 2018-03-16 14:34

Generate 结构在创建可配置的RTL的时候很有用。Generate loop能够让语句实例化多次，通过index来控制。而conditional generate能够选择性地实例化语句。最重要的是要记得对generate construct进行命名，这能够帮助简化层次对象以及代码维护。

EDjt_ic_fronten

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SystemC 的验证方法和流程介绍 2018-07-19 11:55

SystemC 是由C++衍生而来，本质是在C++的基础上添加了硬件扩展库和仿真核，这使SystemC 可以在不同抽象级对复杂电子系统建模。

电子工程师

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vhdl和verilog的区别_vhdl和verilog哪个好？ 2018-03-23 16:43

VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

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不同verilog代码的RTL视图 2018-09-15 09:57

刚开始玩CPLD/FPGA开发板的时候使用的一块基于EPM240T100的板子，alter的这块芯片虽说功耗小体积小，但是资源还是很小的，你写点稍微复杂的程序，如果不注意coding style，很容易就溢出了。当时做一个三位数的解码基本就让我苦死了，对coding style的重要性也算是有一个比较深刻的认识了。

电子工程师

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关于verilog的学习经验简单分享 2018-03-26 14:06

学习verilog最重要的不是语法，“因为10%的语法就能完成90%的工作”，verilog语言常用语言就是always@（），if~else，case，assign这几个了。

电子工程师

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采用FPGA的NoC验证平台实现方案 2019-04-13 11:33

本文提出的基于FPGA的NoC验证平台在仿真速度方面是一般基于HDL的软件仿真的16 000倍，而基于PC机编写的NoC软件更增强了该平台的灵活性和实用性。

电子工程师

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区块链交易的发起和验证概述 2019-05-16 14:07

单笔交易是整个区块链的基本元素，这里面主要包含价值输出方发起交易、其他节点验证交易两个动作。整个交易的信任完全是依赖非对称加密算法进行保证，非对称加密算法需要两个密钥：公钥和私钥。公钥与私钥是一对，如果用公钥对数据进行加密，只有用对应的私钥才能解密；如果用私钥对数据进行加密，那么只有用对应的公钥才能解密。

lhl545545

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掌握 Verilog FPGA设计和验证方法是AI时代系统设计师的生命线 2018-04-17 16:12

在嵌入式系统研发领域，随着产品AI化升级进程，原先设计常规数字系统的FPGA硬件工程师和系统软件设计师们都不得不面临技术转型的问题。

5RJg_mcuworld

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FPGA学习verilog代码的经验总结 2018-09-15 09:59

既然HDL设计是并行的，那么就只能各个击破了。我的习惯是先抓几个重要端口，比如时钟(CLK)、复位(RESET)等出现频率比较高的端口，把它先弄清楚，比如时钟是什么频率的?复位是高有效还是低有效?

电子工程师

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什么是Solidity正规验证 2019-02-26 10:48

Solidity作为一个程序语言，写出来的Smart Contract就跟所有程序一样，有时候会有Bug。然而Smart Contract上的Bug很可能比一般程序中的Bug还要严重，因为一旦放到链上就再也无法被修改了，最知名的莫过于DAO attack。于是有人将脑筋动到另一个依然还未被广泛应用的领域上— —正规验证（Formal Verificatinon，也有人称为形式化验证）。

lhl545545

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FPGA的设计基础之Verilog语言 2019-08-21 15:20

硬件描述语言(HDL)是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层(从抽象到具体)逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。

独爱72H

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基于System Verilog的可重用验证平台设计及验证结果分析 2018-01-12 11:28

采用System Verilog语言设计了一种具有层次化结构的可重用验证平台，该平台能够产生各种随机、定向、错误测试向量，并提供功能覆盖率计算。将验证平台在Synopsys公司的VCS仿真工具上运行，并应用到包交换芯片的仿真验证中。仿真结果显示，新设计的验证平台能通过修改随机信号约束条件和产生随机信号的权重值，使芯片的功能覆盖率达到100%。

电子工程师

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verilog学习要点 2019-07-13 11:04

Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。此外，verilog提供了编程语言接口，通过该接口用户可以在模拟、验证期间从外部访问设计，包括模拟的具体控制和运行。

电子工程师

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如何验证区块链开发程序和验证程序的正确性 2019-06-25 10:55

智能合约是一种自我执行的工具，它的增长是随着区块链的兴起而出现的。随着这项技术的采用，这些金融工具的实际存款额不断增加，同时它们的复杂性也严重升级。这种情况会周期性地导致代价高昂的bug和漏洞，从而为更严格的程序分析方法带来光明。

lhl545545

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