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ramsey_wang

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FAE 炫览科技

广东省深圳市丨设计开发工程

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他的动态

发布了文章 2024-11-6 15:56

Efinity入门使用-v4

一、软件预设置二、新建工程三、添加源文件四、添加管脚约束五、添加GPIO六、PLL设置七、IPM添加IP八、添加debug九、下载十、仿真一、软件预设置。选项说明User editor一般软件自带的编辑器功能有限，而外部编辑器功能要强大很...

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发布了文章 2024-11-6 15:56

Efinity入门使用-v3

1、软件预设置2、新建工程3、添加源文件4、添加管脚约束5、添加GPIO6、PLL设置7、添加debug8、下载9、仿真一、软件预设置。选项说明User editor一般软件自带的编辑器功能有限，而外部编辑器功能要强大很多。所以建议大家使...

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发布了文章 2024-11-6 15:56

Efinity入门使用-v2

1、软件预设置2、新建工程3、添加源文件4、添加管脚约束5、添加GPIO6、PLL设置7、添加debug8、下载9、仿真软件预设置。选项说明User editor一般软件自带的编辑器功能有限，而外部编辑器功能要强大很多。所以建议大家使用外...

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发布了文章 2024-11-1 11:06

Efinity软件安装-v5

感谢朋友提供的视频。1、软件下载易灵思管网地址为https://www.elitestek.com最近一段时间官网有些调整，软件的下载在产品中心。那当然软件的下载还是要先注册才能下载的。2.软件安装step1:安装Python,注意勾选“A...

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发布了文章 2024-11-1 11:06

常用时序约束使用说明-v1

为了节省每层导入网表的时间，在设置中我们通常不会勾选Aoto Load place and route Data 前面的勾选框。这样每次编译完成之后Show/Hide Tcl Command Console菜单项是灰色的。第一步要先加载见表...

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发布了文章 2024-11-1 11:06

RISCV 操作常见问题集 - v4

（1）如果工程直接复制另一个工程，路径一定要修改，建议重新eclipse工程。（2）clean Project时提示rm: can't remove 'build/dhrystone.elf': Permission denied正在使得该...

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发布了文章 2024-11-1 11:06

SOC GPIO操作

sapphire Soc提供了两个GPIO组每组有4个GPIO，定义为GPIO[3:0]，其中只有GPIO[1:0]可以支持中断。中断在程序中打开了GPIO0的中断，ID号分别为12，13GPIO支持4种中断从下面的表中需要注意到：中断使能...

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发布了文章 2024-11-1 11:06

Efinity RISC-V IDE入门使用-4

一、Efinity工程io_memoryClk是与存储器接口共用的时钟，需要连接正确。UART由于钛金系列是有片上晶振的，所以有些客户可能会选择片上晶振作为SOC的系统时钟或者选择片上晶振作为PLL的参考时钟，再由该PLL的输出时钟作为SO...

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发布了文章 2024-11-1 11:06

RISCV 操作常见问题集 - v5

（1）如果工程直接复制另一个工程，路径一定要修改，建议重新eclipse工程。（2）clean Project时提示rm: can't remove 'build/dhrystone.elf': Permission denied正在使得该...

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发布了文章 2024-11-1 11:06

RISC V的I2C操作

接口处理top接口output system_i2c_0_io_sda_writeEnable,output system_i2c_0_io_sda_write,input system_i2c_0_io_s...

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发布了文章 2024-10-31 12:37

自定义RISC V的bootloader-v2

在生成SoC时，会生成一个预定义bootloader .bin文件，用于指定soc的工程运行的地址，这包括在flash的存储地址，加载到外存中的运行地址及在外存中分配的存储空间的大小。下面我们来讲解下怎样定义自己的bootloader ...

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发布了文章 2024-10-30 08:04

易灵思钛金系列加密方案-V1

硬件设计要求在之前的版本中，加密是通过VCC_AUX来供电的。在新的版本中已经通过单独的VQPS管脚来供电来实现。对于Ti35/Ti60F225，VQPS供电管脚是G6，对于 Ti35/Ti60F100S3F2，VQPS供电管脚是 ...

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发布了文章 2024-10-23 10:37

易灵思Efinity入门使用-v8

Step1:点击设置 Step2:在Top level project path中输入路径 Step3:点击File -> Open Project，路径会指向step2中设置的路径...

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发布了文章 2024-10-21 18:55

FPGA软件Efinity入门使用-v7

一、软件预设置二、新建工程三、添加源文件四、添加管脚约束五、添加GPIO 六、 PLL设置七、IPM添加IP 八、添加debug 九、下载十、仿真十一、查看软件版本一、软件预设置。选项说明 User ed...

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发布了文章 2024-10-21 11:41

Efinity FIFO IP仿真问题 -v1

Efinity目前不支持联合仿真，只能通过调用源文件仿真。我们生成一个fifo IP命名为fifo_sim 在Deliverables中保留Testbench的选项。在IP的生成目录下会有以下几个文件我们来看下modelsim.do...

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