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ramsey_wang

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广东省深圳市丨设计开发工程

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发布了文章 4 天前

易灵思下载器驱动安装-v2

该下载器把SPI与JTAG管脚进行了分开处理。鉴于JTAG使用较多，SPI使用较少，所以把JTAG放在插座上侧。...

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527次阅读

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发布了文章 5 天前

逻辑布线锁定用FPGA实现TDC时的逻辑锁定和布线锁定

在激光雷达中，使用FPGA实现TDC时需要手动约束进位链的位置。这里简单记录下。 Efinity从2022.1开始支持逻辑锁定，从2022.2开始支持逻辑和布线锁定。当然锁定布线时也要锁定相应的逻辑因为手动约束是处于开发阶段，...

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发布了文章 2024-9-9 18:14

RISCV 操作常见问题集 - v5

（1）如果工程直接复制另一个工程，路径一定要修改，建议重新eclipse工程。（2）clean Project时提示 rm: can't remove 'build/dhrystone.elf': Permission denied ...

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448次阅读

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发布了文章 2024-8-13 18:19

I2C笔记分享

SCL：上升沿将数据输入到每个EEPROM器件中；下降沿驱动EEPROM器件输出数据。(边沿触发) SDA：双向数据线，为OD门，与其它任意数量的OD与OC门成"线与"关系。一、协议 1.空闲状态 I2C总线总线的SDA和SCL两条信号线...

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508次阅读

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发布了文章 2024-8-13 16:17

programmer下载常见问题总结-v2

programmer下载常见问题总结...

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1196次阅读

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发布了文章 2024-8-13 14:22

Efinity编译生成文件使用指导-v1

接上篇：（6）查看Unassigned Core Pins。在placement下面的palce.rpt文件中搜索 Unassigned C ore Pins就可以看到。它说明这些管脚没有用于内部连接。大家可以点击这个链接查看上文 E...

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发布了文章 2024-8-13 11:51

Efinity编译生成文件使用指导

（1）查看综合后的原语在outflow .map是网表对FPGA资源的映射。比如gbuf,dspt等原语的是怎样适配的，可以从这里找到。下面是一个乘加在原语上的映射情况。 module top(a, b,c, clk, o); inp...

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发布了文章 2024-8-13 08:44

LVDS的GCLK接收方案-v1

在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,分别用于处理串行数据和并行数据。但是如果LVDS的速率比较低时，另外想通过去掉PLL来节省功耗时，也可以直接用lvds...

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326次阅读

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发布了文章 2024-8-12 17:11

LVDS的GCLK接收方案

在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,分别用于处理串行数据和并行数据。但是如果LVDS的速率比较低时，另外想通过去掉PLL来节省功耗时，也可以直接用l...

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1092次阅读

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发布了文章 2024-8-6 15:21

programmer下载常见问题总结-v4

连接下载器之后什么也读不出来？一般为驱动没有安装，在device manger里面查看是否有libusbK...

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1409次阅读

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发布了文章 2024-7-30 08:43

programmer下载常见问题总结-v3

（0）连接下载器之后什么也读不出来说明：一般为驱动没有安装，在device manger里面查看是否有libusbK （1）打开Programmer异常原因：（1）更换USB接口。（2）USB有限制，需要联系客户IT ； (3)如...

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423次阅读

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发布了文章 2024-7-29 08:39

FL60D2GF225及demo板介绍

FL60F225D2G器件简介 FL60F225D2G 采用 System in Package（SiP）封装方式，相对于Ti60F225内部增加了一颗DDR3L。基于易灵思 Quantum架构的 16nm Ti60 FPGA 芯片，FL6...

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336次阅读

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发布了文章 2024-7-23 08:48

易灵思Trion FPGA PS配置模式--update(6)

准备工作 PS模式首先要把Bitstream Generation中的（1）JTAG模式选择为Passive （2）根据PS的位宽选择相应的Programming Mode. （3）生成相应的下载文件。注意修改Bitstream生成模式时...

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发布了文章 2024-7-21 16:54

易灵思SOC onchip RAM初始化

最新有客户在询问soc的片上RAM启动方案。于是有了本篇文章。如果soc不使用外部存储而是使用片上RAM的话，文档上似乎没有给出详细的说明，那这里我们就来介绍一下。首先片上RAM启动要在IP上关闭外部存储，如下图，Incl...

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404次阅读

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发布了文章 2024-7-17 16:24

InterfaceDesinger 使用案例-v3

1、 DDIO用法 2、时钟输出 3、 Efinity处理三态端口问题 4、 PLL的添加 5、HSIO的解串器用法 1、DDIO用法对于输入输出IO很多时候会用到DDIO的用法。对于DDIO，就是时钟的双沿采集或者发送数据，...

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