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aquamanfeng

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高级工程师大连理工大学

辽宁省大连市丨设计开发工程

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回答了问题 2024-10-9 10:41

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【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"3.工程简介我们使用Quartus打开logic文件夹中的qdf工程，如下：其中各文件定义如下： analog_ip.v：用户自定义logic 的入口。用户logic 实现在这里编写。 example_board.v：整个logic 的top module。会关联analog ..."
回答了问题 2024-10-9 10:41

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【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
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"2. cpld工程创建首先，需要在platformio.ini 中添加如下两行，打开自定义ip： ip_name = analog_ip logic_dir = logic 其中ip_name就是之后生成自定义verilog文件的文件名，设置过后不可随意更改；而生成工程的顶 ..."
回答了问题 2024-10-9 10:40

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【AG32开发板体验连载】简易逻辑分析仪

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"fpga使用具体步骤 1. VE文件修改在AG32 中，mcu 和cpld 和外部引脚，三者是相互独立的。 mcu 用的IO，在ve 里，可以关联到外部引脚Pin_xx。 cpld 用的IO，在ve 里，可以关联到外部引脚pin_xx。 mcu 的某一路信号又 ..."
回答了问题 2024-10-9 10:37

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【AG32开发板体验连载】简易逻辑分析仪

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"FPGA使用环境 Quartus 13.0（Quartus 不能使用Lite 版本，需要使用Full 版本） AGM SDK Supra（快捷方式在SDK目录下，具体路径为AgRV_pio\\packages\\tool-agrv_logic\\bin） FPGA编程在AG32芯片中，拥有异构双核 ..."
回答了问题 2024-10-8 21:09

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【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
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"USB使用 TinyUSB 是一个用于嵌入式系统的开源跨平台 USB 主机/设备堆栈，设计为内存安全，没有动态分配，线程安全，所有中断事件都被延迟，然后在非 ISR 任务函数中处理。但是看tinyUSB的官方介绍里不能使用DMA进行 ..."
加入了小组 2024-10-7 19:35

AG32
20 位成员
回答了问题 2024-10-7 11:37

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【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"管脚配置及GPIO使用管脚配置但在AG32 里，信号线和管脚是彻底分离的，可以把任意信号线绑定到任意引脚（除部分管脚基础类：电源、时钟、地、RESET、BOOT0、ADC（DAC/CMP）、USB）。下面是信号线和管脚的介绍：信 ..."
关注了版块 2024-10-6 20:11

发烧友官方/活动
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回答了问题 2024-10-5 16:31

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【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
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"开发第一步首先需要进行开发环境的搭建。 PC环境 Win11（不支持Win7） VS code python3.11 环境设置所有的操作都需要在英文路径下面进行，并且不要开启杀毒软件。首先我们需要先确认我们的用户名为英文，如果是中 ..."
发布了帖子 2024-10-4 21:50

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【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

非常感谢电子发烧友和AGM提供的这次测评机会。之前也了解过AGM家的MCU FPGA，觉得肯定很强大，但是一直没有机会使用到。这次终于有机会了。项目计划本次测评计划基于AG32开发板设计一个简易的逻辑分析仪，具体如下 ...

来源：RISC-V MCU技术社区标签： AG32 FPGA
关注了版块 2024-9-30 15:08

USB论坛
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关注了版块 2024-9-29 16:36

RISC-V MCU技术社区
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下载了资料 2024-9-22 10:51

飞凌嵌入式OK527N-C开发板（基于全志T527）产品资料包

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飞凌嵌入式-OK3576-C开发板产品资料发布记录-V1

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关注了版块 2024-9-19 23:13

测试测量技术
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