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OcnD_zhu

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基于IIC总线的FPGA实现方案
2022-12-2 09:25

在IIC总线上传送信息时的时钟同步信号是由挂接在SCL时钟线上的所有器件的逻辑“与”完成的。SCL线上由高电平到低电平的跳变将影响到这些器件，一旦某个器件的时钟信号变为低电平，将使SCL线上所有器件开始并保护低电平期。...

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FPGA之组合逻辑与时序逻辑、同步逻辑与异步逻辑的概念
2022-12-1 09:04

数字电路根据逻辑功能的不同特点，可以分成两大类：一类叫做组合逻辑电路，简称组合电路或组合逻辑;另一类叫做时序逻辑电路，简称时序电路或时序逻辑。...

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CAN与CAN-FD主要区别概述
2022-11-21 17:53

BRS：表示位速率转换，该位隐性时，速率可变（即BSR到CRC使用转换速率传输），该位为显性时，以正常的CAN-FD总线速率传输（恒定速率）。...

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如何编程模拟计算机中的高速缓存
2022-11-21 10:57

编程模拟Cahce的命中，不命中，替换等行为。...

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基于FPGA的整数倍分频器设计
2022-11-21 09:41

偶数倍分频器的实现非常简单，只需要一个计数器进行计数就能实现。如需要N分频器（N为偶数），就可以由待分频的时钟触发计数器进行计数，当计数器从0计数到N/2-1时，将输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟...

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基于LFSR伪随机数的FPGA产生
2022-11-17 09:54

通过一定的算法对事先选定的随机种子(seed)做一定的运算可以得到一组人工生成的周期序列，在这组序列中以相同的概率选取其中一个数字，该数字称作伪随机数，由于所选数字并不具有完全的随机性，但是从实用的角度而言，其随机程度已...

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基于FPGA的CRC校验码生成器设计
2022-11-16 09:32

所有二进制数均被表示为一个多项式，x仅是码元位置的标记，因此我们并不关心x的取值，称之为码多项式。(我没研究过CRC代数推理过程，没体会到用多项式计算的方便之处，这里要学会的就是给出生成多项式g(x)，能写出对应的二进制...

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Xilinx，Intel和Lattice的三者FPGA对比
2022-11-14 15:59

赛灵思FPGA为机器学习应用提供的DSP切片的数量已从最大的Virtex 6 FPGA的约2,000个切片增加到现代Virtex UltraScale +器件的约12,000个切片。...

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一文搞懂Linux内核链表
2022-11-14 09:17

hello 大家好，今天给大家介绍一下linux 内核链表的分析，在写这篇文章前，笔者自己以前也只是停留在应用层面，没有深究其中的细节，很多也是理解的不是很透彻。写完此文后，发现对链表的理解更加深刻了。很多现代计算机的思...

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聊聊RS-485总线
2022-11-12 09:38

RS-485，RS是什么意思呢？是Recommended Standard的缩写，就是推荐标准的意思。...

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FPGA逻辑设计与验证流程
2022-11-11 09:42

静态时序分析是一种重要的逻辑验证方法，设计者根据静态时序分析的结果来修改和优化逻辑，直到设计满足要求。...

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FPGA设计：为什么要做同步设计?
2022-11-8 09:44

　　同步设计：。上游数据到下游逻辑单元的传递是通过时钟来同步的　　-只要能满足时延要求，就可以确保下游逻辑单元能正确采样到_上游数据。...

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关于代码的常见异常处理
2022-11-7 11:39

首先说说浪费时间的问题，确实，因为总是在开头检查参数，会浪费CPU的时间（鱼鹰一开始也非常不喜欢），但是当你经历了各种难查的BUG之后，你会发现，这点时间还是浪费的起。...

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异步FIFO之Verilog代码实现案例
2022-11-1 09:58

同步FIFO的意思是说FIFO的读写时钟是同一个时钟，不同于异步FIFO，异步FIFO的读写时钟是完全异步的。同步FIFO的对外接口包括时钟，清零，读请求，写请求，数据输入总线，数据输出总线，空以及满信号。...

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详解嵌入式LCD的接口类型
2022-10-31 14:53

LCD的接口有多种，分类很细。主要看LCD的驱动方式和控制方式，目前手机上的彩色LCD的连接方式一般有这么几种：MCU模式，RGB模式，SPI模式，VSYNC模式，MDDI模式，DSI模式。MCU模式(也写成MPU模式的...

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