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OcnD_zhu

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Verilog电路设计之单bit跨时钟域同步和异步FIFO
2023-1-1 16:48

FIFO用于为匹配读写速度而设置的数据缓冲buffer，当读写时钟异步时，就是异步FIFO。多bit的数据信号，并不是直接从写时钟域同步到读时钟域的。...

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基于FPGA的模数转换器(ADC)或数模转换器
2022-12-28 11:42

如果时钟频率为75MHz(1/4采样频率)并且有两条可通过DDR对器件进行采样的数据总线，则可非常轻松地执行恢复操作。这类ADC对输入时序要求较为宽松。...

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FPGA PCIE调试及DSP代码的讲解
2022-12-28 11:36

DSP存在PCIE_DATA 0x60000000~0x6FFFFFFF这段地址。在这段地址中写数据会触发outbound写机制，在这段地址中读数据会触发outbound读机制。...

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FPGA芯片结构介绍及工作原理解析
2022-12-27 09:27

由于FPGA需要被反复烧写，它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。...

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FPGA设计硬件语言Verilog中的参数化
2022-12-26 09:53

FPGA 设计的硬件语言Verilog中的参数化有两种关键词：define 和 paramerter,参数化的主要目的是代码易维护、易移植和可读性好。...

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如何解决FPGA高速时序收敛问题
2022-12-21 09:51

随着物联网、机器人、无人机、可穿戴/植入设备等低功耗便携式设备越来越普及，超低功耗SoC芯片技术也面临着越来越大的挑战。为了降低这些SoC芯片的功耗，人们提出了如上图所示的各种技术。...

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verilog中阻塞赋值和非阻塞赋值的区别
2022-12-19 16:49

阻塞赋值操作符用等号(即 = )表示。“阻塞”是指在进程语句（initial和always）中，当前的赋值语句阻断了其后的语句，也就是说后面的语句必须等到当前的赋值语句执行完毕才能执行。...

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关于FPGA上HBM 425GB/s内存带宽的实测
2022-12-19 16:29

在FPGA上对传统内存进行基准测试。先前的工作[20]，[22]，[23]，[47]试图通过使用高级语言（例如OpenCL）在FPGA上对传统存储器（例如DDR3）进行基准测试。相反，我们在最先进的FPGA上对HBM进行...

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浅谈嵌入式中ADC技术
2022-12-19 16:03

ADC将连续时间和连续幅度的模拟信号转换为离散时间和离散幅度的数字信号。转换涉及输入的量化，因此必然会引入少量的误差或噪声。...

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无线通信：什么是IQ信号，IQ解调原理
2022-12-19 10:32

输入正交调制器的信号-般被称为IQ信号，经常用复数来表示: atjb, 对应复平面上的一个点，因此IQ信号通常被大家称为“复信号”。如果再将与路数据相乘的cos opt和与Q。...

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一种通用的Uart收发Verilog模块
2022-12-15 12:10

UART协议由三根线组成，Tx，Rx，Gnd即发送、接收与地，不包含时钟线，属于全双工异步串行通信协议。...

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FPGA高速信号处理的片外静态时序分析
2022-12-13 11:03

对于建立时间和保持时间本文就不再过多叙述，可参考【FPGA】几种时序问题的常见解决方法-------3，可以说在数字高速信号处理中最基本的概念就是建立时间和保持时间，而我们要做的就是解决亚稳态问题和传输稳定问题。...

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探讨模数转换器ADC的自校准功能
2022-12-6 09:23

一些ADC支持校准模式，这可以简化设计，帮助我们从系统处理器中节省一些中央处理单元（CPU）周期。在这种情况下，你只需要调整ADC设置，发送适当的校准命令，并等待ADC确定失调和增益误差。...

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深入探讨模数转换器（ADC）的失调和增益误差规格
2022-12-6 09:20

模数转换器（ADC）有多种规格描述（specification）。根据应用需求，其中一些规范可能比其他规范更重要。...

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FPGA程序时序错误对雷达抗干扰的影响
2022-12-5 09:39

时序约束主要包括周期约束（FFS到FFS，即触发器到触发器）和偏移约束（IPAD到FFS、FFS到OPAD）以及静态路径约束（IPAD到OPAD）等3种。通过附加约束条件可以使综合布线工具调整映射和布局布线过程，使设计达...

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