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dbuK_Lauren_FPG

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用Elaborated Design优化RTL的代码
2020-10-21 10:56

在Vivado FlowNavigator中有一个Elaborated Design，如下图所示，属于RTL Analysis这一步对应的设计。可能很多工程师都没有使用到，而实际上对于代码优化，它是很有帮助的。...

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组合逻辑生成的时钟有哪些危害
2020-10-10 10:28

组合逻辑生成的时钟，在FPGA设计中应该避免，尤其是该时钟扇出很大或者时钟频率较高，即便是该时钟通过BUFG进入全局时钟网络。...

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采用RTL代码描述位宽相同的两个数相加或相减
2020-9-27 15:17

采用RTL代码描述位宽相同的两个数相加或相减，无论是有符号数还是无符号数，Vivado综合后的结果是一致的。以32bit数据为例，相应的代码如下图所示。这里考虑到两个32bit数据相加其结果可能为33bit...

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用HDL代码描述加法运算要用操作符“+” 看似很简单实则不然
2020-9-24 14:31

采用HDL代码描述加法运算只需要用操作符+即可，这看似很简单，这里我们以两个4-bit数相加为例，对输入/输出数据均寄存，从而形成如下图所示电路。此电路对应的HDL代码如下图所示。这里采用了SystemVerilog语...

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写RTL代码时，尽可能地做到代码风格与硬件结构相匹配
2020-9-24 14:02

两个数相加，三个数相加有什么不同接下来，我们考虑4个32-bit有符号数相加该如何实现，其中目标时钟频率仍为400MHz。以UltraScale Plus系列芯片为目标芯片。第一种方案：四个数直接相加此方案对应的电路...

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同相不同频的跨时钟域路径介绍
2020-9-23 11:25

同步时钟是指发送时钟和接收时钟是由同一个MMCM或PLL生成，两者之间有明确的相位关系。...

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AXI接口协议的类型和特征
2020-9-23 11:22

AXI全称Advanced eXtensibleInterface，是Xilinx从6系列的FPGA开始引入的一种接口协议，主要描述了主设备和从设备之间的数据传输方式。...

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AXI4接口协议的基础知识
2020-9-23 11:20

AXI-4 Memory Mapped也被称之为AXI-4 Full，它是AXI4接口协议的基础，其他AXI4接口是该接口的变形。总体而言，AXI-4 Memory Mapped由五个通道构成，如下图所示：写地址通道、写...

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AXI-4 Lite接口协议仿真波形解析
2020-9-23 11:18

AXI-4 Lite可以看作是AXI-4 Memory Mapped的子集，从下面的示例图中就可见一斑。最直接的体现是AXI-4 Lite的突发长度是固定值1。...

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如果期望$$a发生二次置换该如何操作呢？
2020-9-8 16:22

方法1：采用[set var]的方式，如下图所示。代码第6行中括号中的set命令只跟随一个参数$var，$var发生变量置换，故set $var等效于set a，而set a将返回变量a的值。本质上，$var是[set ...

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set_max_delay被覆盖的解决办法
2020-9-7 10:53

XDC描述的时序约束是有优先级的，尤其是涉及到时序例外的约束，如set_clock_groups、set_false_path、set_max_delay和set_multicycle_path。如果这些约束施加到同一条...

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一文知道时序路径的构成
2020-9-4 10:24

更为具体的时序报告信息如何从中获取，或者如何根据时序报告发现导致时序违例的潜在原因呢？...

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如何阅读时序报告并从中发现问题
2020-8-31 13:52

生成时序报告后，如何阅读时序报告并从时序报告中发现导致时序违例的潜在问题是关键。首先要看Design Timing Summary在这个Summary里，呈现了Setup、Hold和Pulse Width的总体信息，...

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如何阅读时序报告？
2020-8-31 13:49

生成时序报告后，如何阅读时序报告并从时序报告中发现导致时序违例的潜在问题是关键。首先要看Design Timing Summary在这个Summary里，呈现了Setup、Hold和Pulse Width的总体信息，...

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关于Vivado 2019.1的Dashboard功能详解
2019-6-12 14:49

关于Vivado Dashboard的功能可阅读这篇文章（Vivado 2018.3这个Gadget你用了吗）Vivado 2019.1的Dashboard功能进一步增强。...

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