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王志保

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安徽省合肥市丨学术研究/学生

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fpga基本结构是什么_全面解析 2018-01-02 15:46

FPGA芯片主要由6部分完成，分别为：可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。

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一文读懂异构多处理系统 2018-05-14 11:51

一个异构多处理系统由不同类型的多个单核心或多核心处理器构成，异构多核处理系统最简单的形式是由一个多核处理器和GPU组成。然而，现代科技让一颗芯片上的异构多处理系统包含以下模块。

电子工程师

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一文读懂eFPGA 选择是要注意的四个步骤 2018-06-29 15:03

嵌入式FPGA（eFPGA）是指将一个或多个FPGA以IP的形式嵌入ASIC，ASSP或SoC等芯片中。

电子工程师

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怎么学习FPGA？菜鸟学习FPGA的步骤 2018-04-27 16:40

第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。

电子工程师

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异构计算的两大派别为什么需要异构计算？ 2018-04-28 11:41

20世纪80年代，异构计算技术就已经诞生了。所谓的异构，就是CPU、DSP、GPU、ASIC、协处理器、FPGA等各种计算单元、使用不同的类型指令集、不同的体系架构的计算单元，组成一个混合的系统，执行计算的特殊方式，就叫做“异构计算”。

电子工程师

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FPGA器件的时钟设计 2018-05-23 05:56

一般情况下，FPGA器件内部的逻辑会在每个时钟周期的上升沿执行一次数据的输入和输出处理，而在两个时钟上升沿的空闲时间里，则可以用于执行各种各样复杂的处理。而一个比较耗时的复杂运算过程，往往无法一个时钟周期完成，便可以切割成几个耗时较小的运算，然后在数个时钟上升沿后输出最终的运算结果。

电子工程师

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FPGA常见的警告以及处理方法 2018-05-21 14:53

FPGA常见的警告以及处理方法 1.Found clock-sensitive change during active clock edge at time on register 原因： vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑 vector source file 2.Verilog HDLassignment warning at : truncated value with size to match size of target ( 原因 : 在 HDL设计中对目标的位数进行了设定 , 如:reg[4:0] a; 而默认为 32 位, 将位数裁定到合适的大小

晓灰灰

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荐读：如何学习FPGA 2018-06-11 15:15

大家好。又到了每日学习的时候了，近期很多人问我该如何去学FPGA，那么今天咱们就来聊一聊。一、入门首先要掌握HDL（HDL=verilog+VHDL）。第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL。因为verilog太像C了，很容易混淆，最后你会发现，你花了大量时间去区分这两种语言，而不是在学习如何使用它。当然，你思维能转得过来，也可以选verilog，毕竟在国内verilog用得比较多。接下来，首先找本实例抄代码

晓灰灰

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几种进行FPGA时序约束的方法大盘点！ 2018-08-07 14:14

从最近一段时间工作和学习的成果中，我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下：

电子工程师

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未来20年的黑科技预测 2018-10-05 16:50

关于未来，每个人都有自己的想象和预测。可能是美好的，激动人心的;也可能有一丝灰暗的色彩，里面包含着更深层次的反思。

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