设计背景: Verilog语法中很多情况都用到了串并转化的思想,旨在与提升运算和芯片运行的速度,串行转并行已经成为设计中不可缺少的一种思维。 设计原理 : 本次的设计主设计一个 8位的串并转化,意思就是当输入8个数据的时候,我们把这8个串行数据转化为8位的并行数据然后输出出来。也就是需要一个8位的寄存器,来一个数据存到对应的位上,然后输出出来就完成了本次设计。 设计架构图 : 设计代码 : 设计模块 0 module study ( clk , rst_n , data , data_out
晓灰灰
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