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FPGA设计约束技巧之XDC约束之I/O篇（上） 2017-11-17 18:54

从UCF到XDC的转换过程中，最具挑战的可以说便是本文将要讨论的I/O约束了。 I/O 约束的语法 XDC 中可以用于 I/O 约束的命令包括 set_input_delay / set_output_delay 和set_max_delay / set_min_delay 。

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FPGA设计约束技巧之XDC约束之I/O篇（下） 2017-11-17 19:01

XDC中的I/O约束虽然形式简单，但整体思路和约束方法却与UCF大相径庭。加之FPGA的应用特性决定了其在接口上有多种构建和实现方式，所以从UCF到XDC的转换过程中，最具挑战的可以说便是本文将要讨论的I/O约束了。继《XDC约束技巧之I/O篇（上）》详细描述了如何设置Input接口约束后，我们接着来聊聊怎样设置Output接口。

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基于Virtex-6 的Aurora 8B/10B，PCIe2.0，SRIO 2.0三种串行通信协议分析 2017-11-18 01:00

针对较为常用的Aurora 8B/10B和PCI Express 2.0，Serial RapidIO 2.0三种协议进行了测试及对比分析。首先搭建了基于Virtex-6 FPGA的高速串行协议测试平台；然后设计并分别实现了三种协议的高速数据通信，测算了协议的实际传输速率；最后结合测试结果，从协议层次结构、链路数目、链路线速率、数据传输方式.

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Cadence OrCAD FPGA System Planner为在PCB板的FPGA设计提供支持 2017-11-17 20:36

Cadence OrCADFPGA System Planner为FPGA和PCB之间的协同设计提供了一种全面的、可扩展的解决方案，它能使用户创建一个正确的、最优的引脚分配。FPGA的引脚分配是根据用户的指定、基于接口的连接（设计目标）、FPGA的引脚分配规则（FPGA规则）和FPGA在PCB板上的实际位置（相对位置）来进行自动综合的。自动引脚分配综合避免了用户在手动操作过程当中容易出现的错误，同时缩短了在PCB板上创建FPGA初始引脚分配的时间（关系到被摆放的FPGA的引脚分配综合），这种独特的、关系到摆放位置的引脚分配方法消除了在手动操作过程当中容易出现的不必要的设计反复。

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基于FPGA与ad9252的时序约束高速解串设计 2017-11-17 12:27

针对八通道采样器AD9252的高速串行数据接口的特点，提出了一种基于FPGA时序约束的高速解串方法。使用Xilinx公司的FPGA接收高速串行数据，利用FPGA内部的时钟管理模块DCM、位置约束和底层工具Planahead实现高速串并转换中数据建立时间和保持时间的要求，实现并行数据的正确输出。最后通过功能测试和时序测试，验证了设计的正确性。此方法可适用于高端和低端FPGA，提高了系统设计的灵活性，降低了系统的成本。

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一种基于ARM＋FPGA的高精度数据采集系统设计 2017-12-25 10:06

本文主要介绍了一种基于ARM＋FPGA的高精度数据采集系统设计，系统主要由信号调理电路、模数转换器ADS1278、FPGA器件CｙCLOｎE系列EP1C6、双口RAMIDT7205和处理器PＸA270及外围电路组成。具有成本低、精度高、动态范围大等特点。

ss

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基于DSP＋FPGA的实时图像去雾增强系统设计 2017-12-25 10:24

本文主要介绍了一种基于DSP＋FPGA的实时图像去雾增强系统设计，FPGA通常作为一种调度使用，图像处理算法实现主要靠高速处理信号处理芯片DSP完成，在跟踪等领域图像数据只需单向进入DSP，处理后输出相应参数即可，在实时视频图像处理中大量图像数据只需通过EMIF输入，且输出数据量较小可以实时完成。

ss

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一种基于DSP＋FPGA视频图像采集处理系统的设计与实现 2017-12-25 10:39

本文主要介绍了一种基于DSP＋FPGA视频图像采集处理系统的设计与实现，DSP-BF561作为主处理器，负责整个算法的调度和数据流的控制，完成图像数据的采集与显示及核心算法的实现，FPGA作为DSP的协处理器，依托其高度的并行处理能力，完成图像预处理中大量的累乘加运算。实验证明系统达到了实时性要求。

ss

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FPGA在数字信号处理中的简单应用 2015-02-02 14:11

随着新的FPGA体系的出现，DSP IP核和工具数量的增加，采用可编程逻辑的DSP应用继续增加。FPGA器件能够以高速、实时、低成本、高灵活性的优点应用于数字信号处理领域，它可以完全取代通用DSP芯片或作为通用DSP芯片的协处理器进行工作。

673715945

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