灰化肥发挥的文章_电子工程师 - 电子技术论坛

灰化肥发挥

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他的文章发文章

谈谈赛灵思的局部重配置技术
2017-2-11 16:32

这里提到的局部重配置技术（Partial Reconfiguration）是现场可编程门阵列（呵呵，就是FPGA了）器件中的一部分。指的是在FPGA其他部分还在正常运行的情况下对其局部进行的重新配置。...

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FPGA实战开发技巧（6）
2017-2-11 16:32

时序性能是FPGA 设计最重要的指标之一。造成时序性能差的根本原因有很多，但其直接原因可分为三类：布局较差、逻辑级数过多以及信号扇出过高。...

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FPGA实战开发技巧（7）
2017-2-11 16:31

通常我们会为工程添加UCF 约束指定时序要求和管脚约束。但是UCF 约束是给MAP，PAR 等实现使用的，综合工具XST 并不能感知系统的时序要求。而为XST 添加XCF 约束却是使实现结果拥有最高频率的关键。...

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利用FPGA的自身特性实现随机数发生器
2017-2-11 16:26

本文主要介绍利用FPGA的自身的特性实现随机数发生器，在Virtex-II Pro开发板上用ChipScope观察随机数序列，以及在PCIe4Base（基于Virtex-4 FPGA）上实现。...

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谈谈如何利用FPGA开发板进行ASIC原型开发
2017-2-11 16:26

ASIC设计在尺寸和复杂性上不断增加，现代FPGA的容量和性能的新进展意味着这些设计中的2/3能够使用单个FPGA进行建模。...

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FPGA实战开发技巧（5）
2017-2-11 16:23

一般来讲，添加约束的原则为先附加全局约束，再补充局部约束，而且局部约束比较宽松。其目的是在可能的地方尽量放松约束，提高布线成功概率，减少ISE 布局布线时间。典型的全局约束包括周期约束和偏移约束。...

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FPGA实战开发技巧（4）
2017-2-11 16:22

在代码编写完毕后，需要借助于测试平台来验证所设计的模块是否满足要求。ISE 提供了两种测试平台的建立方法，一种是使用HDL Bencher 的图形化波形编辑功能编写，另一种就是利用HDL 语言，相对于前者使用简单、功能强...

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FPGA实战开发技巧（3）
2017-2-11 16:20

所谓综合，就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接( 网表)，并根据目标和要求( 约束条件) 优化所生成的逻辑连接，生成EDF 文件。XST 内嵌在ISE 3 以后的...

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FPGA电路必须遵循的原则和技巧
2017-2-11 16:18

在调试FPGA电路时要遵循必须的原则和技巧，才能降低调试时间，防止误操作损坏电路。通常情况下，能够参考以下步骤执行 FPGA硬件系统的调试。...

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写verilog代码要有硬件的概念
2017-2-11 16:18

因为Verilog是一种硬件描述语言，所以在写Verilog语言时，首先要有所要写的module在硬件上如何实现的概念，而不是去想编译器如何去解释这个module...

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学好FPGA应该要具备的知识
2017-2-11 16:17

阅读本文的人群：熟悉数字电路基本知识（如加法器、计数器、RAM等），熟悉基本的同步电路设计方法，熟悉HDL语言，对FPGA的结构有所了解，对FPGA设计流程比较了解。...

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Xilinx中ise原语的使用
2017-2-11 16:16

IBUFGDS输入全局时钟及DCM分频使用...

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解密业界首款16nm产品核心技术
2017-2-11 16:08

以赛灵思 20nm UltraScale 系列的成功为基础，赛灵思现又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 MPSoC，凭借新型存储器、3D-on-3D 和多处理SoC（MPSo...

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LX110T的板子上跑demo的时候遇到的一些错误的解决办法总结
2017-2-11 15:30

.前一段时间在玩xilinx送我在跑XUPV5-LX110T，首先跑xilinx给出的XUPV5-LX110T的demo设计，结果发现遇到了一些错误但是自己在网上发现很少有答案，就把自己的一些总结贴出来：...

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Xilinx ISE是如何调用ModelSim进行仿真的
2017-2-11 15:25

在我们用ModelSim仿真的时候经常是修改一点一点修改代码，这样会造成一个无奈的操作循环：修改代码--->编译代码--->仿真设置--->进入仿真页面--->添加需要观察的波形--->运行仿真...

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