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dengqiang
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    Verilog基本电路设计(转)收藏
    洪某某
    FPGA工程师 哈尔滨工程大学
    Verilog基本电路设计之一: 单bit跨时钟域同步 （帖子链接：bbs.eetop.cn/thread-605419-1-1.html） 看到坛子里不少朋友，对于基本数字电路存在这样那样的疑惑，本人决定开贴，介绍数字电路最常见的模块单元，希望 ...
    来源：FPGA|CPLD|ASIC论坛
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