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    FPGA PLL求助
    Romi-1990
    最近在整PLL跟踪外界可变信号，来实现频率相位的同步，但是使用Quartus II中的PLL模块时发现其输入是固定的，自己虽然把外界的信号接入了，但是输出没有规律，也就是乱的，求大虾们指点迷津啊 ，或是指导一下方法， ...
    来源：FPGA|CPLD|ASIC论坛
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