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  • 相控阵雷达又称作相位阵列雷达,是一种以改变雷达波相位来改变波束方向的雷达,因为是以电子方式控制波束而非传统的机械转动天线面方式,故又称电子扫描雷达。
    h1654155282.3538
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  • 业界对三种主要传感器(摄像头、雷达和LIDAR)在汽车中的不同作用,以及它们各自如何满足先进驾驶辅助系统(ADAS)和自动驾驶的感测需求仍然存在一些困惑。
    西西
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  • 毫米波雷达技术详解 2018-06-20 09:56
    毫米波和大多数微波雷达一样,有波束的概念,也就是发射出去的电磁波是一个锥状的波束,而不像激光是一条线。这是因为这个波段的天线,主要以电磁辐射,而不是光粒子发射为主要方法。这一点,雷达和超声是一样,这个波束的方式,导致它优缺点。优点,可靠,因为反射面大,缺点,就是分辨力不高。毫米波雷达可以对目标进行有无检测、测距、测速以及方位测量。
    ml8z_IV_Technol
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  • 毫米波雷达系统方案 2018-06-07 17:11
    国家应该加大研究资金的投入,推动汽车防撞雷达的研究进度,当防撞雷达技术达到一定的水平,可以带来巨大的社会和经济效益。
    9ZqY_MEMSensor
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  • 随着集成电路设计的快速发展,系统芯片(System-on-a-Chip,SoC)的集成度越来越高,从而对信号之间交流的要求也变高[1-2]。由于串行外设接口(Serial Peripheral Interface,SPI)总线协议具有全双工模式、占用I/O端口少、协议灵活等优点,在实时时钟、AD转换器、数字信号处理器和数字信号解码器之间得到了广泛应用[3-4]。
    电子设计
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  • 1. 选择IP,选择FPGA版本,protocol数量 (所有通道用一个速率的话一般只选择1个 protocol),速率,参考时钟频率,通道数量和Quad PLL(大于6G的速率时必须选择) 2. 选择需要的Quad 通道114和115,及参考时钟源,这里选择合用QUAD114的参考时钟.
    电子工程师
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  • 之前用serdes一直都是跑的比较低速的应用,3.125Gbps,按照官方文档一步一步来都没出过什么问题,这次想验证一下K7系列GTX最高线速8Gbps,看看xilinx的FPGA是不是如官方文档所说。
    Hx
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  • 用CORDIC IP产生SINE波形 2017-02-11 11:16
    以ISE10.1软件为例,其集成的CORDIC算法IP为V3.0版本,具体步骤如下:
    Hx
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  • 在ISE下,对综合后的网表进行编辑几乎是不可能的事情,但在Vivado下成为可能。Vivado对Tcl的支持,使得Tcl脚本在FPGA设计中有了用武之地。本文通过一个实例演示如何在Vivado下利用Tcl脚本对综合后的网表进行编辑。
    电子工程师
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  • FFT算法是计算DFT的高效算法。算法最初由J.W.Cooley和J.W.Tukey于1965年提出,之后又有新的算法不断涌现,总的来说发展方向有两个:一是针对N等于2的整数次幂的算法,如基2算法、基4算法和分裂基算法等; 另一个是N不等于2 的整数次幂的算法,如素因子算法、Winograd算法等。其中基2算法是目前所常用的FFT算法,其核心思想是将N点的序列逐次分解为(N-1)/2点,最后分解为2点DFT进行计算,从而消除DFT中大量的重复运算。
    电子工程师
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  • 针对FFT算法基于FPGA实现可配置的IP核。采用基于流水线结构和快速并行算法实现了蝶形运算和4k点FFT的输入点数、数据位宽、分解基自由配置。使用Verilog语言编写,利用ModelSim仿真,由ISE综合并下载,在Xilinx公司的Virtex-5 xc5vfx70t器件上以200 MHz的时钟实现验证,运算结果与其他设计的运算效率对比有一定优势。 在现代声纳、雷达、通信、图像处理等领域中,数字信号处理系统经常要进行高速、高精度的FFF运算。
    电子工程师
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  • XN_RE: 输入信号,输入数据总线的实部,以2的补码形式输入,位宽8~24比特。
    Hx
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  • 由于OFDM接收机中大多是数据串并转换后的连续低速并行数据流输入FFT,故这里采用流水线结构。之后根据OFDM子载波数选择变换长度。该IP核仅支持50MHZ采样率数据的流水线处理,如果数高速通信场合,可以再次将数据串并转换用多个FFT IP核并行运算,也就是FPGA设计中常用的“面积换速度”。
    电子工程师
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  • 基于UltraScale架构的FPGA实现数据传输机制是通过将高性能的并行专用IO接口和高速的串行收发器结合起来实现的,UltraScale架构的串行收发器传送数据的速率能够达到16.3Gbps,满足主流的串行协议要求,当然传输速率也能够达到32.75Gbps,允许25G+比特位的地板设计,而且相对以前的收发器而言,能够大大降低每比特位传输的功耗。UltraScale架构的FPGA芯片中的收发器都兼容PCIe3.0和PCIe4.0,专用的PCIe集成模块支持PCIe3.0 X8型端口和根端口的设计需求。
    电子工程师
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  • 基于UltraScale架构的FPGA实现数据传输机制是通过将高性能的并行专用IO接口和高速的串行收发器结合起来实现的,UltraScale架构的串行收发器传送数据的速率能够达到16.3Gbps,满足主流的串行协议要求,当然传输速率也能够达到32.75Gbps,允许25G+比特位的地板设计,而且相对以前的收发器而言,能够大大降低每比特位传输的功耗。UltraScale架构的FPGA芯片中的收发器都兼容PCIe3.0和PCIe4.0,专用的PCIe集成模块支持PCIe3.0 X8型端口和根端口的设计需求。
    电子工程师
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