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工程师 天津光电集团有限公司
天津市 河西区 设计开发工程
  • 收藏了帖子 2023-5-9 15:29

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    工程师 天津光电集团有限公司
    7A100,lvds经过idelay2,使用2个iserdes2级联后输出1:10。在idelay2扫描tap时,后面的iserdes输出的数据发生对齐错误,发现其中iserdes2(master)输出的shiftout没有对齐。复位iserdes没有效果。求助! 图中3d0在 ...
    来源:FPGA|CPLD|ASIC论坛 标签: 仿真
  • 关注了版块 2023-5-9 11:21

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