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杨梅
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  • FPGA设计关于Verilog编码的12规范 2020-11-24 12:12
    1、命名规则 ① 首先每个文件只包含一个module，而且module名要小写，并且与文件名保持一致； ② 除parameter外，信号名全部小写，名字中的两个词之间用下划线连接，如receive_clk_b； ③ 由parameter定义的常量要求全部字母大写，自己定义的参数、类型用大写标识，推荐使用parameter来定义有实际意义的常数，包括单位延时、版本号、板类型、单板在位信息、LED亮灯状态、电源状态、电扇状态等； ④ 信号名长度不超过20字符，并且避免使用Verilog和VHDL保留字命
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