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tb_sycomm

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主题 1 回帖 7

ISE设计中时序约束基本知识
2013-8-22 16:50

tb_sycomm
aa

"1、时序逻辑和组合逻辑：两者归根结底都是电路，只是敏感变量不同而已。时序逻辑的敏感变量只有时钟；组合逻辑的敏感变量非时钟信号，可以是模块中涉及到的部分信号或者全部信号，例如：l a ..."
ISE设计中时序约束基本知识
2013-8-22 16:40

tb_sycomm
aa

"1、时序逻辑和组合逻辑：两者归根结底都是电路，只是敏感变量不同而已。时序逻辑的敏感变量只有时钟；组合逻辑的敏感变量非时钟信号，可以是模块中涉及到的部分信号或者全部信号，例如：l a ..."
ISE设计中时序约束基本知识
2013-8-22 16:39

tb_sycomm
aa

"点滴记录： 1、时序逻辑和组合逻辑：两者归根结底都是电路，只是敏感变量不同而已。时序逻辑的敏感变量只有时钟；组合逻辑的敏感变量非时钟信号，可以是模块中涉及到的部分信号或者全部信号，例如：  ..."
基于FPGA的时序及同步设计
2013-7-23 16:05

mingzhezhang
xd

"dddddddddddddddddddddd"
FPGA实验(精华)
2013-7-23 16:00

lujianfei1314
哈尔滨理工大学

"看看看看 PCB打样找华强 http://www.hqpcb.com 样板2天出货"
菜鸟寻求帮助 cpld 实现时序调整
2013-7-23 12:57

1653468757.220000
吉林大学

"所说的“最小可调时序周期”应该指的就是cpld的能运行的“最小时钟周期”，一般cpld都可以运行到几十甚至上百兆，所以一般是几十ns的时钟周期；程序上打一拍基本上就是延迟一个时钟周期，布线延迟对于cpld是固定的， ..."
FPGA中双向端口IO的研究
2013-7-23 12:45

sdjntl
工程师通联电器厂

"ddddddddddddddddddddddddddddddddd"